JP2000114516A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000114516A JP2000114516A JP10281250A JP28125098A JP2000114516A JP 2000114516 A JP2000114516 A JP 2000114516A JP 10281250 A JP10281250 A JP 10281250A JP 28125098 A JP28125098 A JP 28125098A JP 2000114516 A JP2000114516 A JP 2000114516A
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Abstract
(57)【要約】
【課題】チップ領域外周部上のＳｉＮ膜にクラックが発
生し難くなり、ＳｉＮ膜のクラックに起因する素子の短
絡不良の発生を防止し、製造上の歩留りを向上させ得る
パワーデバイスを提供する。 【解決手段】トレンチ内部にＳｉＯ2 膜１５／ＳｉＮ膜
１６／ＳｉＯ2 膜１７を介してドープト・ポリシリコン
およびそのメタルシリサイド層が埋め込まれたトレンチ
ゲート構造を有する素子あるいは基板表面上にＳｉＯ2
膜／ＳｉＮ膜／ＳｉＯ2 膜を介してドープト・ポリシリ
コンおよびそのメタルシリサイド層からなるプレナーゲ
ート構造を有する素子が形成された素子領域と、素子領
域の外周部に位置し、その表面上に絶縁膜パターンを介
してＳｉＯ2 膜／ＳｉＮ膜／ＳｉＯ2 膜が形成され、絶
縁膜パターンに応じて基板表層部に選択的に不純物が拡
散されて形成されたチャネルストッパー領域とを具備す
る。
生し難くなり、ＳｉＮ膜のクラックに起因する素子の短
絡不良の発生を防止し、製造上の歩留りを向上させ得る
パワーデバイスを提供する。 【解決手段】トレンチ内部にＳｉＯ2 膜１５／ＳｉＮ膜
１６／ＳｉＯ2 膜１７を介してドープト・ポリシリコン
およびそのメタルシリサイド層が埋め込まれたトレンチ
ゲート構造を有する素子あるいは基板表面上にＳｉＯ2
膜／ＳｉＮ膜／ＳｉＯ2 膜を介してドープト・ポリシリ
コンおよびそのメタルシリサイド層からなるプレナーゲ
ート構造を有する素子が形成された素子領域と、素子領
域の外周部に位置し、その表面上に絶縁膜パターンを介
してＳｉＯ2 膜／ＳｉＮ膜／ＳｉＯ2 膜が形成され、絶
縁膜パターンに応じて基板表層部に選択的に不純物が拡
散されて形成されたチャネルストッパー領域とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にとしてＯＮＯ絶縁膜（酸化膜
／窒化膜／酸化膜の積層膜）上にメタルシリサイドを有
する半導体デバイスが形成される半導体ウエハおよびそ
の製造方法に関するもので、例えばパワーデバイスに使
用されるものである。
その製造方法に係り、特にとしてＯＮＯ絶縁膜（酸化膜
／窒化膜／酸化膜の積層膜）上にメタルシリサイドを有
する半導体デバイスが形成される半導体ウエハおよびそ
の製造方法に関するもので、例えばパワーデバイスに使
用されるものである。
【０００２】
【従来の技術】高電圧、大電流のスイッチング素子の一
種であるパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）やパワーＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）においては、多数のＭＯＳトランジス
タ素子を並設している。
種であるパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）やパワーＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）においては、多数のＭＯＳトランジス
タ素子を並設している。
【０００３】上記多数のＭＯＳトランジスタ素子とし
て、プレナー型の素子と、半導体基板に形成されたトレ
ンチの側壁をチャネル領域とするトレンチゲート構造を
採用した素子が知られている。このトレンチゲート構造
を採用したＭＯＳトランジスタ素子の動作速度を上げる
ためには、プレナー型の素子と同様に、ゲート電極の低
抵抗化を進めることが有効である。
て、プレナー型の素子と、半導体基板に形成されたトレ
ンチの側壁をチャネル領域とするトレンチゲート構造を
採用した素子が知られている。このトレンチゲート構造
を採用したＭＯＳトランジスタ素子の動作速度を上げる
ためには、プレナー型の素子と同様に、ゲート電極の低
抵抗化を進めることが有効である。
【０００４】このような背景から、図３に示すような半
導体ウエハ（Ｓｉウエハ）のダイシングライン領域によ
り区分される各チップ素子領域にトレンチゲート構造あ
るいはプレナーゲート構造を形成する際、セルフアライ
ンのメタルサリサイド工程を採用し、ゲート電極の抵抗
を低下させている。
導体ウエハ（Ｓｉウエハ）のダイシングライン領域によ
り区分される各チップ素子領域にトレンチゲート構造あ
るいはプレナーゲート構造を形成する際、セルフアライ
ンのメタルサリサイド工程を採用し、ゲート電極の抵抗
を低下させている。
【０００５】上記メタルサリサイド工程の一例として、
ドープト・ポリシリコンからなるゲート電極を形成した
後、Ｔｉ（チタン）シリサイドプロセスによってドープ
ト・ポリシリコンの表層部をシリサイド化することが多
い。
ドープト・ポリシリコンからなるゲート電極を形成した
後、Ｔｉ（チタン）シリサイドプロセスによってドープ
ト・ポリシリコンの表層部をシリサイド化することが多
い。
【０００６】図３は、従来の半導体装置の製造過程にお
ける半導体ウエハ（Ｓｉウエハ）上の一部を取り出して
チップ素子領域４０、ダイシングライン領域およびチャ
ネルストッパ形成用パターン４３の一例を概略的に示し
ている。
ける半導体ウエハ（Ｓｉウエハ）上の一部を取り出して
チップ素子領域４０、ダイシングライン領域およびチャ
ネルストッパ形成用パターン４３の一例を概略的に示し
ている。
【０００７】なお、素子・配線等の製造完了後に、ダイ
シングライン領域の中央のダイシングライン部が切断さ
れることによって、個々のチップ領域に分割される。図
４（ａ）乃至（ｄ）は、従来の半導体装置の製造工程の
一例として、トレンチゲート構造の素子およびプレナー
ゲート構造の素子を同一チップ素子領域に形成する場合
について示している。
シングライン領域の中央のダイシングライン部が切断さ
れることによって、個々のチップ領域に分割される。図
４（ａ）乃至（ｄ）は、従来の半導体装置の製造工程の
一例として、トレンチゲート構造の素子およびプレナー
ゲート構造の素子を同一チップ素子領域に形成する場合
について示している。
【０００８】即ち、まず、ｎ型半導体基板（ドレイン領
域）４１の表層部に、図４（ａ）に示すようにトレンチ
ゲート素子用のｐウエル（ベース領域）４２を選択的に
形成するとともに、プレナーゲート素子用のｐウエル４
２を選択的に形成する。
域）４１の表層部に、図４（ａ）に示すようにトレンチ
ゲート素子用のｐウエル（ベース領域）４２を選択的に
形成するとともに、プレナーゲート素子用のｐウエル４
２を選択的に形成する。
【０００９】次に、チップ素子領域のトレンチゲート素
子、プレナーゲート素子のソース領域に対応する開口お
よびチップ素子領域外周のダイシングライン領域に対応
する開口を有するＳｉＯ2 膜パターン４３をウエハ上に
形成する。
子、プレナーゲート素子のソース領域に対応する開口お
よびチップ素子領域外周のダイシングライン領域に対応
する開口を有するＳｉＯ2 膜パターン４３をウエハ上に
形成する。
【００１０】そして、図４（ｂ）に示すように、上記Ｓ
ｉＯ2 膜パターン４３をマスクとしてｎ型不純物（例え
ばＡｓ）のイオン注入を行い、拡散を行うことによっ
て、トレンチゲート素子用のｐウエルの表層部に選択的
にｎ＋型拡散領域（ソース領域）４４を形成し、プレナ
ーゲート素子用のｐウエルの表層部に選択的にｎ＋型拡
散領域（ソース領域）４４を形成し、ダイシングライン
領域の表層部全体にｎ＋型拡散領域（チャネルストッパ
領域）４４を形成する。
ｉＯ2 膜パターン４３をマスクとしてｎ型不純物（例え
ばＡｓ）のイオン注入を行い、拡散を行うことによっ
て、トレンチゲート素子用のｐウエルの表層部に選択的
にｎ＋型拡散領域（ソース領域）４４を形成し、プレナ
ーゲート素子用のｐウエルの表層部に選択的にｎ＋型拡
散領域（ソース領域）４４を形成し、ダイシングライン
領域の表層部全体にｎ＋型拡散領域（チャネルストッパ
領域）４４を形成する。
【００１１】次に、トレンチゲート素子用のｎ＋型拡散
領域には櫛状の平面パターンを有する多数のゲートトレ
ンチ（１個のみ示す）をｎ型基板に達するように形成す
る。続いて、トレンチ内壁およびウエハ上全面（ダイシ
ングライン領域を含む）にＯＮＯ積層膜（ＳｉＯ2 膜４
５／ＳｉＮ膜４６／ＳｉＯ2 膜４７）を形成する。
領域には櫛状の平面パターンを有する多数のゲートトレ
ンチ（１個のみ示す）をｎ型基板に達するように形成す
る。続いて、トレンチ内壁およびウエハ上全面（ダイシ
ングライン領域を含む）にＯＮＯ積層膜（ＳｉＯ2 膜４
５／ＳｉＮ膜４６／ＳｉＯ2 膜４７）を形成する。
【００１２】次に、図４（ｃ）に示すように、ＣＶＤ
（化学気相成長）法により、ドープト・ポリシリコンを
トレンチの内部に埋め込むとともにＯＮＯ積層膜上の全
面に堆積させる。この後、トレンチ内部に埋め込まれた
ドープト・ポリシリコンからなるトレンチゲート電極４
８および基板上にドープト・ポリシリコンからなるプレ
ナーゲート電極４８を得る。
（化学気相成長）法により、ドープト・ポリシリコンを
トレンチの内部に埋め込むとともにＯＮＯ積層膜上の全
面に堆積させる。この後、トレンチ内部に埋め込まれた
ドープト・ポリシリコンからなるトレンチゲート電極４
８および基板上にドープト・ポリシリコンからなるプレ
ナーゲート電極４８を得る。
【００１３】次に、ドープト・ポリシリコン上およびＳ
ｉＮ膜４６上の全面にＴｉ膜をスパッタリングし、ＲＴ
Ａ（急速加熱）処理、未反応Ｔｉの薬液による除去、Ｒ
ＴＡ処理の一連の処理（Ｔｉシリサイドプロセス）を行
うことによって、図４（ｄ）に示すように、選択的にト
レンチ内部のドープト・ポリシリコン（トレンチゲート
電極）の表層部およびプレナーゲート電極の表層部にセ
ルフアライン的にＴｉシリサイド層４９を形成する。
ｉＮ膜４６上の全面にＴｉ膜をスパッタリングし、ＲＴ
Ａ（急速加熱）処理、未反応Ｔｉの薬液による除去、Ｒ
ＴＡ処理の一連の処理（Ｔｉシリサイドプロセス）を行
うことによって、図４（ｄ）に示すように、選択的にト
レンチ内部のドープト・ポリシリコン（トレンチゲート
電極）の表層部およびプレナーゲート電極の表層部にセ
ルフアライン的にＴｉシリサイド層４９を形成する。
【００１４】次に、基板上の全面に層間絶縁膜（例えば
ＣＶＤ法によるＳｉＯ2 膜）を堆積させた後、前記トレ
ンチの開口周辺部の層間絶縁膜およびその下のＳｉＮ膜
／ＳｉＯ膜にトレンチゲート素子のソース・ベース引き
出し用のコンタクトホール（図示せず）を開口するとと
もに、プレナーゲート素子のソース引き出し用のコンタ
クトホール（図示せず）を開口する。
ＣＶＤ法によるＳｉＯ2 膜）を堆積させた後、前記トレ
ンチの開口周辺部の層間絶縁膜およびその下のＳｉＮ膜
／ＳｉＯ膜にトレンチゲート素子のソース・ベース引き
出し用のコンタクトホール（図示せず）を開口するとと
もに、プレナーゲート素子のソース引き出し用のコンタ
クトホール（図示せず）を開口する。
【００１５】この後、基板上の全面に金属配線層（例え
ばアルミ配線層）をスパッタ法により形成し、所要のパ
ターニングを行ってトレンチゲート素子のソース・ベー
ス電極（図示せず）およびプレナーゲート素子のソース
電極（図示せず）を形成する。
ばアルミ配線層）をスパッタ法により形成し、所要のパ
ターニングを行ってトレンチゲート素子のソース・ベー
ス電極（図示せず）およびプレナーゲート素子のソース
電極（図示せず）を形成する。
【００１６】しかし、前記Ｔｉシリサイドプロセスに際
して、ＳｉＮ膜４６上にスパッタリングされたＴｉ膜は
Ｔｉシリサイドが進行せず、この未反応のＴｉ膜を薬液
により剥離する際にＳｉＮ膜４６にクラックが観測され
る。
して、ＳｉＮ膜４６上にスパッタリングされたＴｉ膜は
Ｔｉシリサイドが進行せず、この未反応のＴｉ膜を薬液
により剥離する際にＳｉＮ膜４６にクラックが観測され
る。
【００１７】特に、半導体ウエハ上の比較的広い平坦領
域、具体的には、チップ素子領域の外周部（通常、ガー
ドリング領域）およびダイシングライン領域を含む幅が
２００〜３００μｍ上の平坦領域上のＳｉＮ膜４６にク
ラックが発生し易いことが判明している。
域、具体的には、チップ素子領域の外周部（通常、ガー
ドリング領域）およびダイシングライン領域を含む幅が
２００〜３００μｍ上の平坦領域上のＳｉＮ膜４６にク
ラックが発生し易いことが判明している。
【００１８】そして、上記したようなＳｉＮ膜４６のク
ラックが原因と思われるパワーＭＯＳトランジスタのゲ
ート・ソース間の短絡が発生し、パワーＭＯＳトランジ
スタの製造上の歩留りの低下が問題となっている。
ラックが原因と思われるパワーＭＯＳトランジスタのゲ
ート・ソース間の短絡が発生し、パワーＭＯＳトランジ
スタの製造上の歩留りの低下が問題となっている。
【００１９】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、チップ外周部の比較的広い平坦領域上の
ＳｉＮ膜にクラックが発生し易く、ＳｉＮ膜のクラック
に起因する素子の短絡不良が発生し、製造上の歩留りが
低下するという問題があった。
半導体装置は、チップ外周部の比較的広い平坦領域上の
ＳｉＮ膜にクラックが発生し易く、ＳｉＮ膜のクラック
に起因する素子の短絡不良が発生し、製造上の歩留りが
低下するという問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たもので、チップ外周部の比較的広い平坦領域上のＳｉ
Ｎ膜にクラックが発生し難くなり、ＳｉＮ膜のクラック
に起因する素子の短絡不良の発生を防止し、製造上の歩
留りを向上させ得る半導体装置およびその製造方法を提
供することを目的とする。
たもので、チップ外周部の比較的広い平坦領域上のＳｉ
Ｎ膜にクラックが発生し難くなり、ＳｉＮ膜のクラック
に起因する素子の短絡不良の発生を防止し、製造上の歩
留りを向上させ得る半導体装置およびその製造方法を提
供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の半導体装置は、
トレンチ内部に酸化膜／窒化膜／酸化膜の積層膜を介し
てドープト・ポリシリコンおよびそのメタルシリサイド
層が埋め込まれたトレンチ構造を有する素子あるいは基
板表面上に酸化膜／窒化膜／酸化膜の積層膜を介してド
ープト・ポリシリコンおよびそのメタルシリサイド層か
らなるプレナーゲート構造を有する素子が形成された素
子領域と、前記素子領域の外周部に位置し、その表面上
に絶縁膜パターンを介して窒化膜／酸化膜の積層膜が形
成され、前記絶縁膜パターンの開口部に応じて基板表層
部に選択的に不純物が拡散されて形成されたチャネルス
トッパー領域とを具備することを特徴とする。
トレンチ内部に酸化膜／窒化膜／酸化膜の積層膜を介し
てドープト・ポリシリコンおよびそのメタルシリサイド
層が埋め込まれたトレンチ構造を有する素子あるいは基
板表面上に酸化膜／窒化膜／酸化膜の積層膜を介してド
ープト・ポリシリコンおよびそのメタルシリサイド層か
らなるプレナーゲート構造を有する素子が形成された素
子領域と、前記素子領域の外周部に位置し、その表面上
に絶縁膜パターンを介して窒化膜／酸化膜の積層膜が形
成され、前記絶縁膜パターンの開口部に応じて基板表層
部に選択的に不純物が拡散されて形成されたチャネルス
トッパー領域とを具備することを特徴とする。
【００２２】また、本発明の半導体装置の製造方法は、
半導体ウエハのチップ領域上にトレンチゲート構造を有
する素子あるいはプレナーゲート構造を有する素子のソ
ース領域に対応する開口を有するとともに前記チップ領
域の外周に位置するダイシングライン領域上の幅方向中
央部の少なくとも一部を覆う絶縁膜パターンを同時に形
成する工程と、前記絶縁膜パターン上に酸化膜／窒化膜
／酸化膜の積層膜を形成する工程と、前記酸化膜／窒化
膜／酸化膜の積層膜上にドープト・ポリシリコンを堆積
する工程と、前記ドープト・ポリシリコンの一部をエッ
チング除去することによりトレンチゲート電極あるいは
プレナーゲート電極を形成するとともに前記ゲート電極
下以外の領域における前記酸化膜／窒化膜／酸化膜の積
層膜のうちの最上層の酸化膜をエッチング除去して窒化
膜を露呈させる工程と、この後、前記ゲート電極のメタ
ルシリサイド化を行う工程とを具備することを特徴とす
る。
半導体ウエハのチップ領域上にトレンチゲート構造を有
する素子あるいはプレナーゲート構造を有する素子のソ
ース領域に対応する開口を有するとともに前記チップ領
域の外周に位置するダイシングライン領域上の幅方向中
央部の少なくとも一部を覆う絶縁膜パターンを同時に形
成する工程と、前記絶縁膜パターン上に酸化膜／窒化膜
／酸化膜の積層膜を形成する工程と、前記酸化膜／窒化
膜／酸化膜の積層膜上にドープト・ポリシリコンを堆積
する工程と、前記ドープト・ポリシリコンの一部をエッ
チング除去することによりトレンチゲート電極あるいは
プレナーゲート電極を形成するとともに前記ゲート電極
下以外の領域における前記酸化膜／窒化膜／酸化膜の積
層膜のうちの最上層の酸化膜をエッチング除去して窒化
膜を露呈させる工程と、この後、前記ゲート電極のメタ
ルシリサイド化を行う工程とを具備することを特徴とす
る。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１実施例に係る半導
体装置の製造過程における半導体ウエハ（Ｓｉウエハ）
上の一部を取り出してチップ素子領域１０、ダイシング
ライン領域およびチャネルストッパ形成用パターン１３
の一例を概略的に示している。
施の形態を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１実施例に係る半導
体装置の製造過程における半導体ウエハ（Ｓｉウエハ）
上の一部を取り出してチップ素子領域１０、ダイシング
ライン領域およびチャネルストッパ形成用パターン１３
の一例を概略的に示している。
【００２４】なお、素子・配線等の製造完了後に、ダイ
シングライン領域の中央のダイシングライン部が切断さ
れることによって、個々のチップ領域に分割される。図
２（ａ）乃至（ｄ）は、本発明の第１実施例に係る半導
体装置の製造工程を概略的に示している。
シングライン領域の中央のダイシングライン部が切断さ
れることによって、個々のチップ領域に分割される。図
２（ａ）乃至（ｄ）は、本発明の第１実施例に係る半導
体装置の製造工程を概略的に示している。
【００２５】以下、第１実施例に係る半導体装置の製造
工程の一例として、トレンチゲート構造の素子およびプ
レナーゲート構造の素子を同一チップ領域に形成する場
合について図１および図２を参照しながら説明する。
工程の一例として、トレンチゲート構造の素子およびプ
レナーゲート構造の素子を同一チップ領域に形成する場
合について図１および図２を参照しながら説明する。
【００２６】図１に示すような半導体ウエハ（Ｓｉウエ
ハ）の各チップ素子領域１０にトレンチゲート素子およ
びプレナーゲート素子を形成する際、セルフアラインの
メタルサリサイド工程（例えばドープト・ポリシリコン
からなるゲート電極を形成した後にＴｉシリサイドプロ
セスによってシリサイド化する工程）を採用し、ゲート
電極の抵抗を低下させる。
ハ）の各チップ素子領域１０にトレンチゲート素子およ
びプレナーゲート素子を形成する際、セルフアラインの
メタルサリサイド工程（例えばドープト・ポリシリコン
からなるゲート電極を形成した後にＴｉシリサイドプロ
セスによってシリサイド化する工程）を採用し、ゲート
電極の抵抗を低下させる。
【００２７】即ち、まず、ｎ型半導体基板（ドレイン領
域）１１の表層部に、図２（ａ）に示すようにトレンチ
ゲート素子用のｐウエル（ベース領域）１２を選択的に
形成するとともに、プレナーゲート素子用のｐウエル１
２を選択的に形成する。
域）１１の表層部に、図２（ａ）に示すようにトレンチ
ゲート素子用のｐウエル（ベース領域）１２を選択的に
形成するとともに、プレナーゲート素子用のｐウエル１
２を選択的に形成する。
【００２８】次に、図２（ｂ）に示すように、チップ素
子領域のトレンチゲート素子、プレナーゲート素子のソ
ース領域に対応する開口およびチップ領域外周のダイシ
ングライン領域の一部に対応する開口を有するＳｉＯ2
膜パターン１３をウエハ上に形成する。この際、本実施
例においては、ダイシングライン領域の中央部に例えば
２本の線状パターンを残すように形成する。
子領域のトレンチゲート素子、プレナーゲート素子のソ
ース領域に対応する開口およびチップ領域外周のダイシ
ングライン領域の一部に対応する開口を有するＳｉＯ2
膜パターン１３をウエハ上に形成する。この際、本実施
例においては、ダイシングライン領域の中央部に例えば
２本の線状パターンを残すように形成する。
【００２９】続いて、上記ＳｉＯ2 膜パターン１３をマ
スクとしてｎ型不純物（例えばＡｓ）のイオン注入を行
い、拡散を行うことによって、トレンチゲート素子用の
ｐウエルの表層部に選択的にｎ＋型拡散領域（ソース領
域）１４を形成し、プレナーゲート素子用のｐウエルの
表層部に選択的にｎ＋型拡散領域（ソース領域）１４を
形成し、ダイシングライン領域の表層部の一部にｎ＋型
拡散領域（チャネルストッパ領域）１４を形成する。
スクとしてｎ型不純物（例えばＡｓ）のイオン注入を行
い、拡散を行うことによって、トレンチゲート素子用の
ｐウエルの表層部に選択的にｎ＋型拡散領域（ソース領
域）１４を形成し、プレナーゲート素子用のｐウエルの
表層部に選択的にｎ＋型拡散領域（ソース領域）１４を
形成し、ダイシングライン領域の表層部の一部にｎ＋型
拡散領域（チャネルストッパ領域）１４を形成する。
【００３０】次に、トレンチゲート素子用のｎ＋型拡散
領域には櫛状の平面パターンを有する多数のゲートトレ
ンチ（１個のみ示す）をｎ型基板に達するように形成す
る。次に、トレンチ内壁および基板上全面（ダイシング
ライン領域を含む）にＯＮＯ積層膜（ＳｉＯ2 膜１５／
ＳｉＮ膜１６／ＳｉＯ2 膜１７）を形成する。
領域には櫛状の平面パターンを有する多数のゲートトレ
ンチ（１個のみ示す）をｎ型基板に達するように形成す
る。次に、トレンチ内壁および基板上全面（ダイシング
ライン領域を含む）にＯＮＯ積層膜（ＳｉＯ2 膜１５／
ＳｉＮ膜１６／ＳｉＯ2 膜１７）を形成する。
【００３１】次に、図２（ｃ）に示すように、ＣＶＤ法
により、ドープト・ポリシリコンをトレンチの内部に埋
め込むとともにＯＮＯ積層膜上に堆積させる。この後、
ドライエッチングによって上記ドープト・ポリシリコン
をパターニングすることによって、トレンチ内部に埋め
込まれたドープト・ポリシリコンからなるトレンチゲー
ト電極１８および基板上にドープト・ポリシリコンから
なるプレナーゲート電極１８を得る。
により、ドープト・ポリシリコンをトレンチの内部に埋
め込むとともにＯＮＯ積層膜上に堆積させる。この後、
ドライエッチングによって上記ドープト・ポリシリコン
をパターニングすることによって、トレンチ内部に埋め
込まれたドープト・ポリシリコンからなるトレンチゲー
ト電極１８および基板上にドープト・ポリシリコンから
なるプレナーゲート電極１８を得る。
【００３２】次に、Ｔｉシリサイドプロセス（ドープト
・ポリシリコン上およびＳｉＮ／ＳｉＯ積層膜上の全面
にＴｉ膜のスパッタリング、ＲＴＡ処理、未反応Ｔｉの
薬液による除去、ＲＴＡ処理の一連の処理）を行うこと
によって、図２（ｄ）に示すように、選択的にトレンチ
ゲート電極およびプレナーゲート電極のドープト・ポリ
シリコンの表層部にセルフアライン的にＴｉシリサイド
層１９を形成する。
・ポリシリコン上およびＳｉＮ／ＳｉＯ積層膜上の全面
にＴｉ膜のスパッタリング、ＲＴＡ処理、未反応Ｔｉの
薬液による除去、ＲＴＡ処理の一連の処理）を行うこと
によって、図２（ｄ）に示すように、選択的にトレンチ
ゲート電極およびプレナーゲート電極のドープト・ポリ
シリコンの表層部にセルフアライン的にＴｉシリサイド
層１９を形成する。
【００３３】次に、基板上の全面に層間絶縁膜（例えば
ＣＶＤ法によるＳｉＯ2 膜）を堆積させた後、前記トレ
ンチの開口周辺部の層間絶縁膜およびその下のＳｉＮ膜
／ＳｉＯ膜にトレンチゲート素子のソース・ベース引き
出し用のコンタクトホール（図示せず）を開口するとと
もに、プレナーゲート素子のソース引き出し用のコンタ
クトホール（図示せず）を開口する。
ＣＶＤ法によるＳｉＯ2 膜）を堆積させた後、前記トレ
ンチの開口周辺部の層間絶縁膜およびその下のＳｉＮ膜
／ＳｉＯ膜にトレンチゲート素子のソース・ベース引き
出し用のコンタクトホール（図示せず）を開口するとと
もに、プレナーゲート素子のソース引き出し用のコンタ
クトホール（図示せず）を開口する。
【００３４】この後、基板上の全面に金属配線層（例え
ばアルミ配線層）をスパッタ法により形成し、所要のパ
ターニングを行ってトレンチゲート素子のソース・ベー
ス電極（図示せず）およびプレナーゲート素子のソース
電極（図示せず）を形成する。
ばアルミ配線層）をスパッタ法により形成し、所要のパ
ターニングを行ってトレンチゲート素子のソース・ベー
ス電極（図示せず）およびプレナーゲート素子のソース
電極（図示せず）を形成する。
【００３５】なお、上記実施例において、ＳｉＯ2 膜パ
ターン１３を基板上に形成する際、チップ領域内の外周
部（ガードリング領域）からダイシングライン領域内の
線状パターンまでの距離を少なくとも１０μｍは確保し
ておき、この距離に対応して形成されるｎ＋型のチャネ
ルストッパ領域１４の幅を１０μｍ以上形成するものと
する。この数値は、デバイスの動作時に所定の電圧が印
加されることによってチャネルストッパ領域１４内に生
じる空乏層による影響を考慮したものである。
ターン１３を基板上に形成する際、チップ領域内の外周
部（ガードリング領域）からダイシングライン領域内の
線状パターンまでの距離を少なくとも１０μｍは確保し
ておき、この距離に対応して形成されるｎ＋型のチャネ
ルストッパ領域１４の幅を１０μｍ以上形成するものと
する。この数値は、デバイスの動作時に所定の電圧が印
加されることによってチャネルストッパ領域１４内に生
じる空乏層による影響を考慮したものである。
【００３６】また、前記Ｔｉシリサイドプロセスに際し
て、Ｔｉ膜のスパッタリングは、例えば４ＫＷのパワー
により、Ｔｉ膜の膜厚とＳｉＮ膜１６の膜厚との比率
（Ｔｉ膜厚／ＳｉＮ膜厚）が０より大きく、４以下にな
るように形成する。そして、急速加熱処理は、昇温レー
トが５〜２５℃／ｓｅｃで６５０〜７００℃になるまで
加熱する。
て、Ｔｉ膜のスパッタリングは、例えば４ＫＷのパワー
により、Ｔｉ膜の膜厚とＳｉＮ膜１６の膜厚との比率
（Ｔｉ膜厚／ＳｉＮ膜厚）が０より大きく、４以下にな
るように形成する。そして、急速加熱処理は、昇温レー
トが５〜２５℃／ｓｅｃで６５０〜７００℃になるまで
加熱する。
【００３７】即ち、上記実施例の半導体装置は、トレン
チ内部にＯＮＯ積層膜を介してドープト・ポリシリコン
およびそのメタルシリサイド層が埋め込まれたトレンチ
ゲート構造を有する素子あるいは基板表面上にＯＮＯ絶
縁膜を介してドープト・ポリシリコンおよびそのメタル
シリサイド層からなるプレナーゲート構造を有する素子
が形成された素子領域と、前記素子領域の外周部に位置
し、その表面上に絶縁膜パターンを介してＯＮＯ絶縁膜
が形成され、前記絶縁膜パターンの開口部に応じてダイ
シングライン領域の基板表層部に選択的に不純物が拡散
されて形成されたチャネルストッパー領域とを具備する
ことを特徴とする。
チ内部にＯＮＯ積層膜を介してドープト・ポリシリコン
およびそのメタルシリサイド層が埋め込まれたトレンチ
ゲート構造を有する素子あるいは基板表面上にＯＮＯ絶
縁膜を介してドープト・ポリシリコンおよびそのメタル
シリサイド層からなるプレナーゲート構造を有する素子
が形成された素子領域と、前記素子領域の外周部に位置
し、その表面上に絶縁膜パターンを介してＯＮＯ絶縁膜
が形成され、前記絶縁膜パターンの開口部に応じてダイ
シングライン領域の基板表層部に選択的に不純物が拡散
されて形成されたチャネルストッパー領域とを具備する
ことを特徴とする。
【００３８】上記実施例の半導体装置によれば、Ｔｉシ
リサイドを用いることによってゲート電極の低抵抗化下
（抵抗率ρは従来例に比べて１／１０程度に低下）が可
能になり、ＭＯＳトランジスタのスイッチング動作が高
速になる。
リサイドを用いることによってゲート電極の低抵抗化下
（抵抗率ρは従来例に比べて１／１０程度に低下）が可
能になり、ＭＯＳトランジスタのスイッチング動作が高
速になる。
【００３９】しかも、ダイシングライン領域上に形成し
た２本の線状のＳｉＯ2 膜パターンの上にＯＮＯ積層膜
を形成した後に最上層のＳｉＯ2 膜１７をエッチング除
去した状態においてＴｉシリサイドプロセスを行うの
で、未反応Ｔｉを薬液によって剥離する際に、ダイシン
グライン領域上のＳｉＮ膜１６は広い平坦領域とはなっ
ていないので、ダイシングライン領域上のＳｉＮ膜１６
にクラックが発生し難くなっている。
た２本の線状のＳｉＯ2 膜パターンの上にＯＮＯ積層膜
を形成した後に最上層のＳｉＯ2 膜１７をエッチング除
去した状態においてＴｉシリサイドプロセスを行うの
で、未反応Ｔｉを薬液によって剥離する際に、ダイシン
グライン領域上のＳｉＮ膜１６は広い平坦領域とはなっ
ていないので、ダイシングライン領域上のＳｉＮ膜１６
にクラックが発生し難くなっている。
【００４０】従って、上記したようなＳｉＮ膜１６のク
ラックに起因するパワーＭＯＳトランジスタのゲート・
ソース間の短絡が発生しなくなり、パワーＭＯＳトラン
ジスタの製造上の歩留りが向上する。
ラックに起因するパワーＭＯＳトランジスタのゲート・
ソース間の短絡が発生しなくなり、パワーＭＯＳトラン
ジスタの製造上の歩留りが向上する。
【００４１】また、上記実施例の半導体装置の製造方法
は、半導体ウエハのチップ領域上に前記トレンチゲート
構造を有する素子あるいはプレナーゲート構造を有する
素子のソース領域に対応する開口を有するとともに前記
チップ領域の外周に位置するダイシングライン領域上の
幅方向中央部の少なくとも一部を覆う絶縁膜パターンを
同時に形成する工程と、前記絶縁膜パターン上に酸化膜
／窒化膜／酸化膜の積層膜を形成する工程と、前記酸化
膜／窒化膜／酸化膜の積層膜上にドープト・ポリシリコ
ンを堆積する工程と、前記ドープト・ポリシリコンの一
部をエッチング除去することによりトレンチゲート電極
あるいはプレナーゲート電極を形成する工程と、この
後、前記ゲート電極のメタルシリサイド化を行う工程と
を具備することを特徴とする。
は、半導体ウエハのチップ領域上に前記トレンチゲート
構造を有する素子あるいはプレナーゲート構造を有する
素子のソース領域に対応する開口を有するとともに前記
チップ領域の外周に位置するダイシングライン領域上の
幅方向中央部の少なくとも一部を覆う絶縁膜パターンを
同時に形成する工程と、前記絶縁膜パターン上に酸化膜
／窒化膜／酸化膜の積層膜を形成する工程と、前記酸化
膜／窒化膜／酸化膜の積層膜上にドープト・ポリシリコ
ンを堆積する工程と、前記ドープト・ポリシリコンの一
部をエッチング除去することによりトレンチゲート電極
あるいはプレナーゲート電極を形成する工程と、この
後、前記ゲート電極のメタルシリサイド化を行う工程と
を具備することを特徴とする。
【００４２】上記実施例の半導体装置の製造方法によれ
ば、従来の半導体装置の製造方法と比べて、トレンチゲ
ート素子のソース領域、プレナーゲート素子のソース領
域を形成するためのＳｉＯ2 膜パターン１３を基板上に
形成する際、チップ領域外周のダイシングライン領域の
一部に対応する開口を有するようにパターンを変更する
（ＳｉＯ2 膜パターン用のレティクルを変更する）だけ
であり、前記したような効果を有する半導体装置を簡単
に実現することができる。
ば、従来の半導体装置の製造方法と比べて、トレンチゲ
ート素子のソース領域、プレナーゲート素子のソース領
域を形成するためのＳｉＯ2 膜パターン１３を基板上に
形成する際、チップ領域外周のダイシングライン領域の
一部に対応する開口を有するようにパターンを変更する
（ＳｉＯ2 膜パターン用のレティクルを変更する）だけ
であり、前記したような効果を有する半導体装置を簡単
に実現することができる。
【００４３】なお、上記実施例においてはシリサイドの
メタルにＴｉを用いたが、メタルはＴｉに限らず、他の
メタル（Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ、Ｃｒ、Ｐｄ、
Ｖ、Ｚｒのいずれか）を用いてシリサイドを形成して
も、ポリシリコンより低抵抗であればよい。
メタルにＴｉを用いたが、メタルはＴｉに限らず、他の
メタル（Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔ、Ｃｒ、Ｐｄ、
Ｖ、Ｚｒのいずれか）を用いてシリサイドを形成して
も、ポリシリコンより低抵抗であればよい。
【００４４】また、前記ダイシングライン領域上に形成
するＳｉＯ2 膜パターン１３は、前記実施例のような２
本の線状パターンに限られるものではなく、ダイシング
ライン領域上に段差を有する種々のパターンを採用して
もよく、１本の太い帯状パターンを形成するようにして
もよい。
するＳｉＯ2 膜パターン１３は、前記実施例のような２
本の線状パターンに限られるものではなく、ダイシング
ライン領域上に段差を有する種々のパターンを採用して
もよく、１本の太い帯状パターンを形成するようにして
もよい。
【００４５】但し、この場合、チップ領域内の外周部
（ガードリング領域）からダイシングライン領域内の帯
状パターンまでの距離を少なくとも１０μｍは確保して
おき、この距離に対応して形成されるｎ＋型のチャネル
ストッパ領域の幅を１０μｍ以上形成するものとする。
（ガードリング領域）からダイシングライン領域内の帯
状パターンまでの距離を少なくとも１０μｍは確保して
おき、この距離に対応して形成されるｎ＋型のチャネル
ストッパ領域の幅を１０μｍ以上形成するものとする。
【００４６】また、前記ダイシングライン領域上のＳｉ
Ｏ2 膜パターンは、既存のパターン合わせマークとは異
なり、幅が１０μｍ以上１００μｍ以下、長さが５μｍ
以上、間隔が１００μｍ以下であればよい。
Ｏ2 膜パターンは、既存のパターン合わせマークとは異
なり、幅が１０μｍ以上１００μｍ以下、長さが５μｍ
以上、間隔が１００μｍ以下であればよい。
【００４７】
【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、チップ外周部の比較的広い平
坦領域上のＳｉＮ膜にクラックが発生し難くなり、Ｓｉ
Ｎ膜のクラックに起因する素子の短絡不良の発生を防止
し、製造上の歩留りを向上させることができる。
びその製造方法によれば、チップ外周部の比較的広い平
坦領域上のＳｉＮ膜にクラックが発生し難くなり、Ｓｉ
Ｎ膜のクラックに起因する素子の短絡不良の発生を防止
し、製造上の歩留りを向上させることができる。
【図１】本発明の第１実施例に係る半導体装置の製造過
程における半導体ウエハ上の一部を取り出してチップ領
域およびダイシングライン領域上のチャネルストッパ形
成用パターンの一例を概略的に示す平面図。
程における半導体ウエハ上の一部を取り出してチップ領
域およびダイシングライン領域上のチャネルストッパ形
成用パターンの一例を概略的に示す平面図。
【図２】本発明の第１実施例に係る半導体装置の製造工
程を概略的に示す断面図。
程を概略的に示す断面図。
【図３】従来の半導体装置の製造過程におけるウエハ上
の一部を取り出してチップ領域、ダイシングライン領域
およびダイシングライン領域を概略的に示す平面図。
の一部を取り出してチップ領域、ダイシングライン領域
およびダイシングライン領域を概略的に示す平面図。
【図４】従来の半導体装置の製造工程を概略的に示す断
面図。
面図。
１０…チップ素子領域、 １１…ｎ型のドレイン領域、 １２…ｐ型のベース領域、 １３…ＳｉＯ2 膜パターン、 １４…ｎ＋型のソース領域、 １５、１７…ＳｉＯ2 膜、 １６…ＳｉＮ膜、 １８…ゲート電極（ポリシリコン）、 １９…Ｔｉシリサイド層。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 CC05 DD37 DD43 DD64 DD80 DD84 EE03 EE12 EE14 EE17 FF14 FF27 FF34 GG09 GG18 HH20
Claims (6)
- 【請求項１】 トレンチ内部に酸化膜／窒化膜／酸化膜
の積層膜を介してドープト・ポリシリコンおよびそのメ
タルシリサイド層が埋め込まれたトレンチ構造を有する
素子あるいは基板表面上に酸化膜／窒化膜／酸化膜の積
層膜を介してドープト・ポリシリコンおよびそのメタル
シリサイド層からなるプレナーゲート構造を有する素子
が形成された素子領域と、 前記素子領域の外周部に位置し、その表面上に絶縁膜パ
ターンを介して酸化膜／窒化膜／酸化膜の積層膜が形成
され、前記絶縁膜パターンに応じて基板表層部に選択的
に不純物が拡散されて形成されたチャネルストッパー領
域とを具備することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記シリサイド層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐ
ｔ、Ｃｒ、Ｐｄ、Ｖ、Ｚｒのいずれかを用いて形成され
ていることを特徴とする半導体装置。 - 【請求項３】 半導体ウエハのチップ素子領域上にトレ
ンチゲート構造を有する素子あるいはプレナーゲート構
造を有する素子のソース領域に対応する開口を有すると
ともに前記半導体ウエハのダイシングライン領域上の幅
方向中央部の少なくとも一部を覆う絶縁膜パターンを形
成する工程と、 前記半導体ウエハ上に酸化膜／窒化膜／酸化膜の積層膜
を形成する工程と、 前記酸化膜／窒化膜／酸化膜の積層膜上にドープト・ポ
リシリコンを堆積する工程と、 前記ドープト・ポリシリコンの一部をエッチング除去す
ることによりトレンチゲート電極あるいはプレナーゲー
ト電極を形成する工程と、 前記ゲート電極のメタルシリサイド化を行う工程とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記ダイシングライン領域上に形成された絶縁膜パター
ンは、チップ素子領域の外周部からの距離が少なくとも
１０μｍ離れていることを特徴とする半導体装置の製造
方法。 - 【請求項５】 請求項３または４記載の半導体装置の製
造方法において、 前記ダイシングライン領域上に形成された絶縁膜パター
ンは、幅が１０μｍ以上１００μｍ以下、長さが５μｍ
以上、間隔が１００μｍ以下であることを特徴とする半
導体装置の製造方法。 - 【請求項６】 請求項３乃至５のいずれか１つに記載の
半導体装置の製造方法において、 前記メタルシリサイド化を行う工程において、メタル膜
のスパッタリングは、メタル膜の膜厚と窒化膜の膜厚と
の比率が０より大きく、４以下になるように形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281250A JP2000114516A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281250A JP2000114516A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114516A true JP2000114516A (ja) | 2000-04-21 |
Family
ID=17636462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10281250A Pending JP2000114516A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114516A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152503A (ja) * | 2007-12-21 | 2009-07-09 | Spansion Llc | 半導体装置及びその製造方法 |
| US8143125B2 (en) | 2009-03-27 | 2012-03-27 | Fairchild Semiconductor Corporation | Structure and method for forming a salicide on the gate electrode of a trench-gate FET |
| WO2020105113A1 (ja) * | 2018-11-20 | 2020-05-28 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-10-02 JP JP10281250A patent/JP2000114516A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152503A (ja) * | 2007-12-21 | 2009-07-09 | Spansion Llc | 半導体装置及びその製造方法 |
| US8143125B2 (en) | 2009-03-27 | 2012-03-27 | Fairchild Semiconductor Corporation | Structure and method for forming a salicide on the gate electrode of a trench-gate FET |
| WO2020105113A1 (ja) * | 2018-11-20 | 2020-05-28 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2020105113A1 (ja) * | 2018-11-20 | 2021-04-30 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7109581B2 (ja) | 2018-11-20 | 2022-07-29 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
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