KR960012554A - 바이폴러 트랜지스터 및 그의 제조방법 - Google Patents

바이폴러 트랜지스터 및 그의 제조방법 Download PDF

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KR960012554A
KR960012554A KR1019950032513A KR19950032513A KR960012554A KR 960012554 A KR960012554 A KR 960012554A KR 1019950032513 A KR1019950032513 A KR 1019950032513A KR 19950032513 A KR19950032513 A KR 19950032513A KR 960012554 A KR960012554 A KR 960012554A
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KR1019950032513A
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히로끼 혼다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

P형 실리콘기판(1)의 주표면에는 N형이 컬렉터영역(2)이 형성된다.
컬렉터영역(2)의 표면에는 P형 베이스영역(3)이 형성된다.
베이스영역(3)의 표면에는 N형 이미터영역(4)이 형성된다.
이미터영역(4)의 표면상에는 다결정 실리콘층(7)이 형성된다.
다결정 실리콘층(7)을 가리도록 층간절연층(8)이 형성된다.
이미터영역(4)상에는 층간절연층(8)과 다결정 실리콘층(7)과를 관통하여 이미터영역(4) 표면에 달하는 콘택트홀(9b)이 형성된다.
이 콘택트홀(9b)내에는 이미터영역(4)의 표면과 접촉하도록 메틸전극(10b)이 형성된다.
이상의 구성을 가지는 것에 의해 이미터 저항을 저감되어 바이폴러 트랜지스터의 동작속도를 향상시키는 것이 가능케된다.

Description

바이폴러 트랜지스터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 있어서 바이폴러 트랜지스터를 표시하는 단면도
제2도는 본 발명의 제1의 실시예에 있어서 바이폴러 트랜지스터의 평면도.

Claims (31)

  1. 주표면을 가지는 제1도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면에 형성된 제2도전형의 컬렉터영역(2)과, 상기 컬렉터영역(2)의 표면에 형성된 제1도전형의 베이스영역(3)과, 상기 베이스영역(3)의 표면에 형성된 제2도전형의 이미터영역(4)과, 상기 이미터영역(4)의 표면에 달하는 콘택트홀(96)을 가지도록 상기 반도체 기판(1)의 주표면 상에 형성된 절연층(8)과, 상기 콘택트홀(96)의 일부를 규정하는 홀을 가지고, 상기 절연층(8)내에 형성된 다결정실리콘층(7)과, 상기 이미터영역(4) 표면과 접촉하도록 상기 콘택트홀(96)내에 형성된 메틸전극(10b)과를 구비한 바이폴러 트랜지스터.
  2. 제1항에 있어서, 다결정실리콘층(7)은 상기 메틸전극(10b)의 저부를 둘러싸고 또한 국소적으로 상기 이미터영역(4) 표면과 접촉하는 바이폴러 트랜지스터.
  3. 제1항에 있어서, 상기 다결정실리콘층(7)의 표면상 텅스텐 실리사이드층이 형성되는 바이폴러 트랜지스터.
  4. 주표면을 가지는 제1도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면에 형성된 제2도전형의 컬렉터영역(2)과, 상기 컬렉터영역(2)의 표면에 형성된 제1도전형의 베이스영역(3)과, 상기 베이스영역(3)의 표면에 형성된 제2도전형의 이미터영역(4)과, 상기 이미터영역(4)의 표면상에 형성된 실리사이드층(14b)과, 상기 실리사이드층(14b) 표며에 달하는 콘택트홀(9b´)을 가지도록 상기 반도체기판(1)의 주표면 상에 형성된 절연층(8)과, 상기 실리사이드층(14b)의 측면과 나란히 연속해 있어, 또한 상기 실리사이드층(14b)을 둘러싸도록 상기 절연층(8)내에 형성된 다결정실리콘층(7)과, 상기 실리사이드층(14b)상에 형성된 메틸전극(10b)과를 구비한 바이폴러 트랜지스터.
  5. 제4항에 있어서, 상기 실리사이드층(14b)은 천이금속 실리사이드층인 바이폴러 트랜지스터.
  6. 제4항에 있어서, 상기 실리사이드층(14b)과 상기 메틸전극(10b)과의 사이에는, 상기 메틸전극(10b)과 상기 반도체기판(1)과의 반응을 방지하기위한 베리어층(13b)이 형승되는 바이폴러 트랜지스터.
  7. 제6항에 있어서, 상기 베리어층(13b)은, 상기 콘택트홀(9b)의 내표면상 전면에 형성되는 바이폴러 트랜지스터.
  8. 제4항에 있어서, 상기 실리사이드층(14b)은, 상기 이미터영역(4)상에 위치하는 상기 다결정실리콘층(7)이 실리사이드 반응하는 것에 의하여 형성되는 바이폴러 트랜지스터.
  9. 제4항에 있어서, 상기 다결정실리콘층(7)상에는, 상기 콘택트홀(9b´)을 둘러싸도록 질화막(16)이 형성되어, 상기 질화막(16)상에 상기 절연층(8b)이 형성되는 바이폴러 트랜지스터.
  10. 제9항에 있어서, 상기 질화막(16)과 상기 다결정실리콘층(7)과의 사이에는 산화막(17)이 형성되는 바이폴러 트랜지스터.
  11. 주표면을 가지는 제1도전형의 반도체기판(1)과, 상기반도체기판(1)의 주표면에 형성된 제2도전형의 컬렉터영역(2)과, 상기 컬렉터영역(2)의 표면에 형성된 제1도전형의 베이스영역(3)과, 상기 베이스영역(3)의 표면에 형성된 제2도전형의 이미터영역(4)과, 상기 반도체기판(1)의 주표면 상에 형성되어, 상기 이미터영역(4)의 표면상에 제1의 콘택트홀(9b)을 가지고, 상기 베이스영역(3)의 표면상에 제2의 콘택트홀(9c)를 가지고, 상기 컬렉터영역(2)의 표면상에 제3의 콘택트홀(9a)을 가지는 절연층(8)과, 상기 제1의 콘택트홀(9b)의 일부를 규정하는 홀을 가지고, 상기 절연층(8)내에 형성된 다결정실리콘층(7)과, 상기 이미터영역(4)의 표면과 접촉하도록 상기 제1의 콘택트홀(9b)내에 형성된 제1의 메탈전극(10b)과, 상기 제2콘택트홀(9c)내에 형성된 제2 메탈전극(10c)과, 상기 제3의 콘택트홀(9a)내에 형성된 제3의 메탈전극(10a)과를 구비한 바이폴러 트랜지스터.
  12. 제11항에 있어서, 상기 제2의 콘택트홀(9c)내에 위치하는 상기 베이스영역(3)의 표면에는 제1의 凹부(12)가 형성되어, 상기 제1의 凹부(12) 표면상에 제2이 메탈전극(10c)이 형성되어, 상기 제3의 콘택트홀 내(9a)에 위치하는 상기 컬렉터영역(2)의 표면에는 제2의 凹부(12)가 형성되어, 상기 제2의 凹부(12)의 표면상에 상기 제3의 메탈전극910a)이 형성되는 바이폴러 트랜지스터.
  13. 주표면을 가지는 제1도전형의 반도체기판(1)과, 상기 도전체기판(1)의 주표면에 형성된 제2도전형의 컬렉터영역(2)과, 상기 반도체기판(2)의 표면에 형성된 제1도전형의 베이스영역(3)과, 상기 베이스영역(3)의 표면에 형성된 제2도전형의 이미터영역(4)과, 상기 이미터영역(4)의 일부표면상에 형성된 제1의 실리사이드층(14b)과, 상기 베이스영역(3)의 일부표면상에 형성된 제2의 실리사이드층(14c)과, 상기 컬렉터영역(2)의 일부 표면상에 형성된 제3의 실리사이드층(14a)과 상기 반도체기판(1)의 주표면 상에 형성되어, 상기 제1의 실리사이드층(14b) 표면에 달하는 제1의 콘택트홀(9b´)과 상기 제2의 실리사이드층 (14c) 표면에 달하는 제2의 콘택트홀(9c)과, 상기 제3의 실리사이드층(14a) 표면에 달하는 제3의 콘택트홀(9a)과를 가지는 절연층(8)과, 상기 제1의 실리사이드층 (14b)의 측면과 나란히 연속하여, 또한 상기 제1의 실리사이드층(14b)을 둘러싸도록 상기 절연층(8)내에 형성된 다결정실리콘층(7)과, 상기 제1, 제2 및 제3의 실리사이드층(14b,14c,14a)상에 형성된 제1, 제2 및 제3의 메탈전극(10b,10c,10a)과를 구비한 바이폴러 트랜지스터.
  14. 제13항에 있어서, 상기 제1의 메탈전극(10b)과 상기 제1의 실리사이드층(14b)과의 사이에는, 상기 제1의 메탈전극(10b)과 상기 반도체기판(1)과의 반응을 방지하기 위한 제2의 배리어층(13c)이 형성되어, 상기 제3의 메탈전극(10a)과 상기 제3의 실리사이드층(14a)과의 사이에는,상기 제3의 메탈전극(10a)과 상기 반도체기판(1)과의 반응을 방지하기 위한 제3의 배리어층(13a)이 형성되는, 바이포러 트랜지스터.
  15. 제14항에 있어서, 상기 제1, 제2 및 제3의 실리사이드층 (14b,14c,14a)은 티탄 실리사이드층으로 있어, 상기 제1, 제2 및 제3의 배리어층(13b,13c,13a)은 질화티탄층인 바이폴러 트랜지스터.
  16. 제1도전형의 반도체기판(1)의 주표면에 제2도전형의 컬렉터영역(2)과, 제1도전형의 베이스영역(3)과를 형성하는 공정과, 상기 반도체기판(1)의 주표면 상에 상기 베이스영역(3)의 일부표면을 노출시키는 개구부(6)를 가지는 절연층(5)를 형성하는 공정과, 상기 개구부(6)내에 위치하는 상기 베이스영역(3)의 일부표면상에, 제2도전형의 불순물을 포함하는 다결정실리콘층(7)을 형성하는 공정과, 상기 다결정실리콘층(7)에서 상기 베이스영역(3) 표면에 제2도전형의 불순물을 확산시키는 것에 의하여, 상기 베이스영역(3) 표면에 이미터영역(4)을 형성하는 공정과, 상기 다결정실리콘층(7)을 가리도록 상기 반도체기판(1)의 주표면상에 층간 절연층(8)을 형성하는 공정과, 상기 층간 절연층(8)과 상기 절연층(5)과를 관통하고,상기 베이스영역(3)의 일부 표면 및 상기 컬렉터영역(2)의 일부표면을 노출시키는 제1과 제2의 콘택트홀(9c,9a)을 형성하는 공정과, 상기 층간 절연층(8)을 관통하고, 상기 다결정 실리콘층(7)의 일부표면을 노출시키는 제3의 콘택트홀(9b´)을 형성하는 공정과, 노출한 상기 다결정 실리콘층(7)의 일부 표면에 에칭처리를 행하는 것에 의하여, 상기 다결정 실로콘층(7)에 상기 이미터영역(4)의 일부표면을 노출시키는 개구부를 형성하는 공정과, 상기 제1, 제2 및 제3의 콘택트홀(9c,9a,9b)내에 제1, 제2 및 제3의 메탈전극(10c,10a,10b)을 형성하는 공정과를 구비한 바이폴러 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 제1 및 제2의 콘택트홀(9c,9a)과 상기 제3의 콘택트홀(9b)과는 동일한 공정으로 형성되어, 상기 다결정 실리콘층(7)에 상기 개구부를 형성하는 공정은, 상기 제1의 콘택트홀(10c)내에 위치하는 상기 베이스영역(3)의 일부표면 및 상기 제2의 콘택트홀(10a)내에 위치하는 상기 컬렉터영역(2)의 일부표면에도 동시에 상기 에칭처리를 하는 것에 의하여, 상기 베이스영역(3)의 일부표면과 상기 컬렉터영역(2)의 일부표면과 凹부(12)를 형성하는 공정을 포함하는 바이폴러 트랜지스터의 제조방법.
  18. 제1도전형의 반도체기판(1)의 주표면에 제2도전형의 컬렉터영역(2)과 제1도전형의 베이스영역(3)과를 형성하는 공정과, 상기 반도체기판(1)의 주표면상에 상기 베이스영역(3)의 일부표면을 노출시키는 개구부(6)를 가지는 절연층(5)을 형성하는 공정과, 상기 개구부(6)내에 위치하는 상기 베이스영역(3)의 일부표면 상에, 제2도전형의 불순물을 포함하는 다결정 실리콘층(7)을 형성하는 공정과, 상기 다결정 실리콘층(7)에서 상기 베이스영역(3) 표면에 제2도전형의 불순물을 확산시키는 것에 의하여, 상기 베이스영역(3) 표면에 이미터영역(4)을 형성하는 공정과, 상기 다결정 실리콘층(7)을 가리도록 상기 반도체기판(1)의 주표면상에 층간 절연층(8)을 형성하는 공정과, 상기 층간 절연층(8)과 상기 절연층(5)과를 관통하여 상기 베이스영역(3)의 일부표면및 상기 컬렉터영역(2)의 일부표면을 노출시키는 제1 및 제2의 콘택트홀(9c,9a)과, 상기 층간 절연층(8)을 관통하여 상기 다결정 실리콘층(7)의 일부표면을 노출시키는 제3의 콘택트홀(9b´)과를 형성하는 공정과, 상기 제1, 제2 및 제3의 콘택트홀(9c,9a,9b)내 표면상의 상기 층간 절연층(8)상과에 천이 금속층(15)을 형성하는 공정과, 상기 천이 금속층(15)에 열처리를 행하는 것에 의하여, 상기 제1의 콘택트홀(9c)바로아래에 위치하는 상기 베이스영역(3)의 일부표면을 제1의 실리사이드층(14c)에 변환하고, 상기 제2의 콘택트홀(9a) 바로아래에 위치하는 상기 컬렉터영역(2)의 일부표면을 제2의 실리사이드층(14a)에 변환하고, 상기 다결정 실리콘층(7)에 있어서 상기 제3의 콘택트홀(9b´)바로아래에 위치하는 부분을 제3의 실리사이드층(14b)에 변환하는 공정과, 상기 제1,제2 및 제3의 실리사이드층(14c,14a,14b)상에 각각 제1, 제2 및 제3의 메탈전극(10c,10a,10b)을 형성하는 공정과를 구비한, 바이폴러 트랜지스터의 제조방법.
  19. 제18항에 있어서, 상기 천이 금속층(15)을 형성하는 공정은, 상기 천이 금속층(15)과 상기 다결정 실리콘층(7)과가 반응하는 것에 의하여 상기 이미터영역(2)상에 위치하는 다결정 실리콘층(7)이 전체 실리사이드층(14b)에 변화되도록한 두께에 상기 천이 금속층(15)을 형성하는 공정을 포함하는 바이폴러 트랜지스터의 제조방법.
  20. 제18항에 있어서, 상기 천이 금속층은 티탄(Ti)층으로 있어, 상기 천이 금속층(15)을 형성하는 공정은, 상기 천이 금속층(15)의 두께가 상기 다결정 실리콘층(7)의 두께의 0.6배보다 크게 되도록 상기 천이 금속층(15)을 형성하는 공정을 포함하는 바이폴러 트랜지스터의 제조방법.
  21. 제18항에 있어서, 상기 천이금속층(15)을 형성하는 공정은, 상기 열 처리를 세우기전에 상기 천이 금속층(15)상에 상기 제1, 제2 및 제3의 메탈전극 (10c,10a,10b) 과 상기 반도체기판(1)과의 반응하는 것을 방지하기 위한 배리어층(13)을 형성하는 공정을 포함하는 바이폴러 트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 천이금속층(15)은 티탄(Ti)층으로 있어, 상기 배리어층(13)은 질화티탄(TiN)층인 바이폴러 트랜지스터의 제조방법.
  23. 제18항에 있어서, 상기 제1,제2 및 제3의 콘택트홀(9c,9b,9a)의 형성공정은, 상기 제1, 제2 및 제3의 콘택트홀(9c,9b,9a)형성후에, 상기 제1의 콘택트홀(9c)내에 노출하는 상기 베이스영역(3)의 일부표면과, 상기 제2의 콘택트홀(9a)내에 노출하는 상기 컬렉터영역(2)의 일부표면과, 상기 제3의 콘택트홀내(9b)에 노출하는 상기 다결정 실리콘층(7)의 일부표면에 에칭처리를 행하는 것에 의하여, 상기 베이스영역(3)의 일부표면과 상기 컬렉트영역(2)의 일부표면과 상기 다결정 실리콘층(7)의 일부표면과 凹부(12a)를 형성하는 공정을 포함하는 바이폴러 트랜지스터의 제조방법.
  24. 제18항에 있어서, 상기 다결정 실리콘층(7)의 형성 공정은, 상기 다결정 실리콘층(7)상과 상기 절연층(5)상과에, 상기 절연층(5) 및 상기 층간 절연층(8)과 재질의 달리하는 제2의 절연층(16)을 형성하는 공정을 포함하고, 상기 제1, 제2 및 제3의 콘택트홀(9c,9a,9b)의 형성 공정은, 상기 제2의 절연층(16)의 일부표면을 노출시키도록 상기 층간 절연층(8)을 선택적으로 에칭하는 공정과, 노출한 상기 제2의 절연층(16)에 에칭 처리를 행하는 것에 의하여, 상기 다결정 실리콘층(7)의 일부표면과 상기 절연층(5)의 일부표면과 노출시키는 공정과, 노출한 상기 절연층(5)의 일부표면에 에칭 처리를 행하는 것에 의하여, 상기 베이스영역(3)의 일부표면과 상기 컬렉터영역(2)의 일부표면과를 노출시키는 공정과를 포함하는 바이폴러 트랜지스터의 제조방법.
  25. 제24항에 있어서, 상기 절연층(5) 및 상기 층간 절연층(8)은, 실리콘 산화막에서 되고, 상기 제2의 절연층(16)은 실리콘질화막에서 되는 바이폴러 트랜지스터의 제조방법.
  26. 제18항에 있어서, 상기 다결정 실리콘층(7)의 형성 공정은, 상기 다결정 실리콘층(7)상과 상기 절연층(5)상에 상기 층간 절연층(8) 및 상기 절연층(5)과 동일한 재질의 제2의 절연층(17)을 형성하는 공정과, 상기 제2의 절연층(17)상에, 상기 절연층(5), 상기 제2의 절연층(17) 및 상기 층간 절연층(8)과 재질의 달리하는 제3의 절연층(16)을 형성하는 공정과를 포함학, 상기 제1, 제2 및 제3의 콘택트홀 (9c,9a,9b)형성 공정은, 상기 제3의 절연층(16)의 일부표면을 노출시키도록 상기 층간 절연층(8)을 선태적으로 에칭하는 공정과, 노출한 상기 제3의 절연층(16)에 에칭 처리를 행하는 것에 의하여, 상기 제2의 절연층(17)의 일부표면을 노출시키는 공정과, 노출한 상기 제2의 절연층(17)에 에칭 처리를 행하는 것에 의하여, 상기 다결정 실리콘층(7)의 일부표면은, 상기 베이스영역(3)의 일부표면 및 상기 컬렉터영역(2)의 일부표면을 노출시키는 공정과를 포함하는 바이폴러 트랜지스터의 제조방법.
  27. 제6항에 있어서, 상기 절연층(5), 상기 층간절연층(8) 및 상기 제2의 절연층 (17)은 실리콘산화막에서 되어 상기 제3의 절연층(16)은 실리콘질화막에서 되는 바이폴러트랜지스터의 제조방법.
  28. 제18항에 있어서, 상기 다결정 실리콘층(7)의 형성공정은, 상기 다결정 실리콘층(7)상에만 상기 절연층(5) 및 상기 층간절연층(8)과 재질의 달리하는 제2의 절연층(16)을 형성하는 공정을 포함하고, 상기 제1, 제2 및 제3의 콘택트홀(9c,9a, 9b) 형성공정은, 상기 베이스영역(3)의 일부표면, 상기 컬렉터영역(2)의 일부표면 및 상기 제2의 절연층(16)의 일부표면을 노출시키도록 상기 층간절연층(8)을 선택적으로 에칭하는 공정과, 상기 제2의 절연층(16)의 일부표면에 에칭처리를 행하는 것에 의하여 상기 다결정 실리콘층(7)의 일부표면을 노출시키는 공정과를 포하하는 바이폴러 트랜지스터의 제조방법.
  29. 제28항에 있어서, 상기 절연층(5) 및 상기 층간절연층(8)은 실리콘산화막에서 되고 상기 제2의 절연층(16)은 실리콘산화막에서 되는 바이폴러 트랜지스터의 제조방법.
  30. 제18항에 있어서, 상기 다결정 실리콘층(7)의 형성공정은, 상기 다결정 실리콘층(7)상에서만 상기 절연층(5)및 상기 층간절연층(8)과 동일한 재질의 제2의 절연층(17)을 형성하는 공정과, 상기 제2의 절연층(17)상에만 상기 절연층(5) 및 상기 충간절연층(8)가 재질의 달리하는 제3의 절연층(16)을 형성하는 공정과를 포함하고, 상기 제1, 제2 및 제3의 콘택트홀(9c,9a,9b)의 형성공정은, 상기 베이스영역(3)의 일부표면, 상기 컬렉터영역(2)의 일부표면 및 상기 제3의 절연층(16)의 일부표면을 노출시키도록 상기 층간절연층(8)을 선택적으로 에칭하는 공정과, 상기 제3의 절연층(16)의 일부표면에 에칭처리를 행하는 것에 의하여 상기 제2의 절연층(17)의 일부표면을 노출시키는 공정과, 상기 제2의 절연층(17)의 일부표면에 에칭처리를 행하는 것에 의하여 상기 다결정 실리콘층(7)의 일부표면을 노출시키는 공정과를 포함하는 바이폴러 트랜지스터의 제조방법.
  31. 제30항에 있어서, 상기 절연층(5), 상기 층간절연층(8) 및 상기 제2의 절연층(17)은 실리콘산화막에서 되고, 상기 제3의 절연층(16)은 실리콘질화막에서 되는 바리폴러 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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