JPH05304262A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05304262A JPH05304262A JP4107497A JP10749792A JPH05304262A JP H05304262 A JPH05304262 A JP H05304262A JP 4107497 A JP4107497 A JP 4107497A JP 10749792 A JP10749792 A JP 10749792A JP H05304262 A JPH05304262 A JP H05304262A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明は、エミッタ抵抗の増大を抑え、ベ−
ス容量を小さくする。 【構成】コレクタ領域23b に外部ベ−スＰ+ 領域27およ
びエミッタＮ+ 領域29を形成し、前記コレクタ領域23b
の上に第１の層間絶縁膜33を設け、この層間絶縁膜33に
第１のコンタクトホ−ル33a を設け、このコンタクトホ
−ル33a の内および第１の層間絶縁膜33の上に多結晶シ
リコン層34a を設け、この多結晶シリコン層34a の上に
金属層34b を設け、この金属層34b および第１の層間絶
縁膜33の上に第２の層間絶縁膜35を設け、この層間絶縁
膜35に第２のコンタクトホ−ル35aを設け、前記第１、
第２の層間絶縁膜33,35 に第３のコンタクトホ−ル35b
を設け、前記第２、第３のコンタクトホ−ル35a,35b の
内に埋込み金属36を設け、この埋込み金属36および第２
の層間絶縁膜35の上に第１、第２のアルミニウム配線37
a,37b を設ける。従って、ベ−ス容量を小さくすること
ができる。
ス容量を小さくする。 【構成】コレクタ領域23b に外部ベ−スＰ+ 領域27およ
びエミッタＮ+ 領域29を形成し、前記コレクタ領域23b
の上に第１の層間絶縁膜33を設け、この層間絶縁膜33に
第１のコンタクトホ−ル33a を設け、このコンタクトホ
−ル33a の内および第１の層間絶縁膜33の上に多結晶シ
リコン層34a を設け、この多結晶シリコン層34a の上に
金属層34b を設け、この金属層34b および第１の層間絶
縁膜33の上に第２の層間絶縁膜35を設け、この層間絶縁
膜35に第２のコンタクトホ−ル35aを設け、前記第１、
第２の層間絶縁膜33,35 に第３のコンタクトホ−ル35b
を設け、前記第２、第３のコンタクトホ−ル35a,35b の
内に埋込み金属36を設け、この埋込み金属36および第２
の層間絶縁膜35の上に第１、第２のアルミニウム配線37
a,37b を設ける。従って、ベ−ス容量を小さくすること
ができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特にエミッタ抵抗及びベース／コレクタ容量の増大
を抑えたバイポ−ラ／ＣＭＯＳ混載ＬＳＩおよびその製
造方法に関する。
り、特にエミッタ抵抗及びベース／コレクタ容量の増大
を抑えたバイポ−ラ／ＣＭＯＳ混載ＬＳＩおよびその製
造方法に関する。
【０００２】
【従来の技術】図２は、従来のバイポ−ラ・トランジス
タを示す断面図である。シリコン基板１には埋込みＮ+
領域２が形成されており、この埋込みＮ+領域２の上に
はＮ型のエピタキシャル層３が形成されている。前記シ
リコン基板１にはＣＭＯＳ型トランジスタのＰウェル領
域４が形成されている。
タを示す断面図である。シリコン基板１には埋込みＮ+
領域２が形成されており、この埋込みＮ+領域２の上に
はＮ型のエピタキシャル層３が形成されている。前記シ
リコン基板１にはＣＭＯＳ型トランジスタのＰウェル領
域４が形成されている。
【０００３】前記エピタキシャル層３の上には第１、第
２および第３のフィ−ルド酸化膜５ａ、５ｂ、５ｃが設
けられており、前記エピタキシャル層３の内、且つ前記
第１および第２のフィ−ルド酸化膜５ａ、５ｂの間には
取出しＮ+領域６が形成されている。前記エピタキシャ
ル層３の内、且つ前記第２および第３のフィ−ルド酸化
膜５ｂ、５ｃの間には外部ベ−スＰ+領域７および内部
ベ−スＰ-領域８が形成されており、この内部ベ−スＰ-
領域８の内にはエミッタＮ+領域９が形成されている。
２および第３のフィ−ルド酸化膜５ａ、５ｂ、５ｃが設
けられており、前記エピタキシャル層３の内、且つ前記
第１および第２のフィ−ルド酸化膜５ａ、５ｂの間には
取出しＮ+領域６が形成されている。前記エピタキシャ
ル層３の内、且つ前記第２および第３のフィ−ルド酸化
膜５ｂ、５ｃの間には外部ベ−スＰ+領域７および内部
ベ−スＰ-領域８が形成されており、この内部ベ−スＰ-
領域８の内にはエミッタＮ+領域９が形成されている。
【０００４】前記エピタキシャル層３および第１、第
２、第３のフィ−ルド酸化膜５ａ、５ｂ、５ｃの上には
第１の層間絶縁膜１０が設けられており、この第１の層
間絶縁膜１０には第１のコンタクトホ−ル１０ａが設け
られている。この第１のコンタクトホ−ル１０ａの内お
よび第１の層間絶縁膜１０の上には多結晶シリコンから
なるエミッタ電極１１が形成されており、このエミッタ
電極１１はエミッタＮ+領域９と電気的に接続されてい
る。前記エミッタ電極１１および第１の層間絶縁膜１０
の上には第２の層間絶縁膜１２が設けられており、この
第２の層間絶縁膜１２には第２のコンタクトホ−ル１２
ａが設けられている。前記第１および第２の層間絶縁膜
１０、１２には第３および第４のコンタクトホ−ル１２
ｂ、１２ｃが設けられている。
２、第３のフィ−ルド酸化膜５ａ、５ｂ、５ｃの上には
第１の層間絶縁膜１０が設けられており、この第１の層
間絶縁膜１０には第１のコンタクトホ−ル１０ａが設け
られている。この第１のコンタクトホ−ル１０ａの内お
よび第１の層間絶縁膜１０の上には多結晶シリコンから
なるエミッタ電極１１が形成されており、このエミッタ
電極１１はエミッタＮ+領域９と電気的に接続されてい
る。前記エミッタ電極１１および第１の層間絶縁膜１０
の上には第２の層間絶縁膜１２が設けられており、この
第２の層間絶縁膜１２には第２のコンタクトホ−ル１２
ａが設けられている。前記第１および第２の層間絶縁膜
１０、１２には第３および第４のコンタクトホ−ル１２
ｂ、１２ｃが設けられている。
【０００５】前記エミッタ電極１１は第２のコンタクト
ホ−ル１２ａにより第１のアルミニウム配線１３ａと電
気的に接続されている。前記外部ベ−スＰ+領域７は第
３のコンタクトホ−ル１２ｂにより第２のアルミニウム
配線１３ｂと電気的に接続されている。前記取出しＮ+
領域６は第４のコンタクトホ−ル１２ｃにより第３のア
ルミニウム配線１３ｃと電気的に接続されている。
ホ−ル１２ａにより第１のアルミニウム配線１３ａと電
気的に接続されている。前記外部ベ−スＰ+領域７は第
３のコンタクトホ−ル１２ｂにより第２のアルミニウム
配線１３ｂと電気的に接続されている。前記取出しＮ+
領域６は第４のコンタクトホ−ル１２ｃにより第３のア
ルミニウム配線１３ｃと電気的に接続されている。
【０００６】
【発明が解決しようとする課題】ところで、前記エミッ
タ電極１１は多結晶シリコンから形成されており、この
多結晶シリコンは２００Ω／□程度の高い層抵抗を有し
ている。このため、エミッタ電極１１と第１のアルミニ
ウム配線１３ａとを接続するための第２のコンタクトホ
−ル１２ａは、エミッタＮ+領域９とエミッタ電極１１
とを接続するための第１のコンタクトホ−ル１０ａから
最短の距離である第１のコンタクトホ−ル１０ａの真上
に設ける必要がある。
タ電極１１は多結晶シリコンから形成されており、この
多結晶シリコンは２００Ω／□程度の高い層抵抗を有し
ている。このため、エミッタ電極１１と第１のアルミニ
ウム配線１３ａとを接続するための第２のコンタクトホ
−ル１２ａは、エミッタＮ+領域９とエミッタ電極１１
とを接続するための第１のコンタクトホ−ル１０ａから
最短の距離である第１のコンタクトホ−ル１０ａの真上
に設ける必要がある。
【０００７】前記第２のコンタクトホ−ル１２ａを第１
のコンタクトホ−ル１０ａの真上に設けると、前記第１
のアルミニウム配線１３ａと第２のアルミニウム配線１
３ｂとの間は所定の間隔が必要であるため、外部ベ−ス
Ｐ+領域７が大きくなる。したがって、ベ−ス容量が大
きくなる。
のコンタクトホ−ル１０ａの真上に設けると、前記第１
のアルミニウム配線１３ａと第２のアルミニウム配線１
３ｂとの間は所定の間隔が必要であるため、外部ベ−ス
Ｐ+領域７が大きくなる。したがって、ベ−ス容量が大
きくなる。
【０００８】また、ＢｉＣＭＯＳＬＳＩにおいて、ＣＭ
ＯＳの微細化に伴い、Ａｌ配線のコンタクトホ−ルにお
けるステップカバレ−ジの観点から前記コンタクトホ−
ル内に何等かの材料を埋め込むことが必要となる。この
ため、ＣＭＯＳ型トランジスタ領域と同様に、バイポ−
ラ・トランジスタ領域においても、前記第２、第３およ
び第４のコンタクトホ−ル１２ａ、１２ｂ、１２ｃの内
に前記材料を堆積させる必要が生ずる。前記材料を例え
ばＣＶＤ法により前記コンタクトホ−ル１２ａ、１２
ｂ、１２ｃの内に堆積させると、第２のコンタクトホ−
ル１２ａの内におけるエミッタ電極１１の段差部分１１
ａにおいて、前記材料が異常成長を起こす。この結果、
前記段差部分１１ａの近傍に前記異常成長による空洞が
生じる。これにより、エミッタ抵抗が異常に増大してし
まい、バイポ−ラ・トランジスタの特性が大幅に劣化す
る。
ＯＳの微細化に伴い、Ａｌ配線のコンタクトホ−ルにお
けるステップカバレ−ジの観点から前記コンタクトホ−
ル内に何等かの材料を埋め込むことが必要となる。この
ため、ＣＭＯＳ型トランジスタ領域と同様に、バイポ−
ラ・トランジスタ領域においても、前記第２、第３およ
び第４のコンタクトホ−ル１２ａ、１２ｂ、１２ｃの内
に前記材料を堆積させる必要が生ずる。前記材料を例え
ばＣＶＤ法により前記コンタクトホ−ル１２ａ、１２
ｂ、１２ｃの内に堆積させると、第２のコンタクトホ−
ル１２ａの内におけるエミッタ電極１１の段差部分１１
ａにおいて、前記材料が異常成長を起こす。この結果、
前記段差部分１１ａの近傍に前記異常成長による空洞が
生じる。これにより、エミッタ抵抗が異常に増大してし
まい、バイポ−ラ・トランジスタの特性が大幅に劣化す
る。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、エミッタ抵抗の増大を
抑え、ベ−ス容量を小さくすることができる半導体装置
およびその製造方法を提供することにある。
されたものであり、その目的は、エミッタ抵抗の増大を
抑え、ベ−ス容量を小さくすることができる半導体装置
およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面領
域に設けられたコレクタ領域と、前記コレクタ領域の表
面領域の一部に設けられたベ−ス領域と、前記ベ−ス領
域の表面領域の一部に設けられたエミッタ領域と、前記
半導体基板の表面上に設けられた第１の絶縁膜と、前記
第１の絶縁膜の前記エミッタ領域と対応する位置に設け
られた第１のコンタクトホ−ルと、前記第１のコンタク
トホ−ルの内および前記第１の絶縁膜の上に設けられ、
前記エミッタ領域と接続する多結晶シリコン層と金属層
とを含む少くとも二層以上の積層構造から形成されたエ
ミッタ電極と、前記エミッタ電極および前記第１の絶縁
膜の上に設けられた第２の絶縁膜と、前記金属層の平坦
な表面の上で前記ベ−ス領域と反対側に位置する前記第
２の絶縁膜に設けられた第２のコンタクトホ−ルと、前
記第２のコンタクトホ−ルの内に設けられ、前記金属層
と接続する第１の埋込み金属と、前記第１の埋込み金属
および前記第２の絶縁膜の上に設けられた第１の配線
と、前記ベ−ス領域に対応して前記第１、第２の絶縁膜
に設けられた第３のコンタクトホ−ルと、前記第３のコ
ンタクトホ−ルの内に設けられ、前記ベ−ス領域と接続
する第２の埋込み金属と、前記第２の埋込み金属および
前記第２の絶縁膜の上に設けられた第２の配線とを具備
することを特徴としている。
解決するため、半導体基板と、前記半導体基板の表面領
域に設けられたコレクタ領域と、前記コレクタ領域の表
面領域の一部に設けられたベ−ス領域と、前記ベ−ス領
域の表面領域の一部に設けられたエミッタ領域と、前記
半導体基板の表面上に設けられた第１の絶縁膜と、前記
第１の絶縁膜の前記エミッタ領域と対応する位置に設け
られた第１のコンタクトホ−ルと、前記第１のコンタク
トホ−ルの内および前記第１の絶縁膜の上に設けられ、
前記エミッタ領域と接続する多結晶シリコン層と金属層
とを含む少くとも二層以上の積層構造から形成されたエ
ミッタ電極と、前記エミッタ電極および前記第１の絶縁
膜の上に設けられた第２の絶縁膜と、前記金属層の平坦
な表面の上で前記ベ−ス領域と反対側に位置する前記第
２の絶縁膜に設けられた第２のコンタクトホ−ルと、前
記第２のコンタクトホ−ルの内に設けられ、前記金属層
と接続する第１の埋込み金属と、前記第１の埋込み金属
および前記第２の絶縁膜の上に設けられた第１の配線
と、前記ベ−ス領域に対応して前記第１、第２の絶縁膜
に設けられた第３のコンタクトホ−ルと、前記第３のコ
ンタクトホ−ルの内に設けられ、前記ベ−ス領域と接続
する第２の埋込み金属と、前記第２の埋込み金属および
前記第２の絶縁膜の上に設けられた第２の配線とを具備
することを特徴としている。
【００１１】また、半導体基板の表面領域にコレクタ領
域を設け、このコレクタ領域の表面領域の一部にベ−ス
領域を設け、このベ−ス領域の表面領域の一部にエミッ
タ形成予定領域領域を設ける工程と、前記半導体基板の
表面上に第１の絶縁膜を設ける工程と、前記第１の絶縁
膜の前記エミッタ領域と対応する位置に第１のコンタク
トホ−ルを設ける工程と、前記第１のコンタクトホ−ル
の内および前記第１の絶縁膜の上に、前記エミッタ領域
を拡散する多結晶シリコン層と金属層とを含む少くとも
二層以上の積層構造からなるエミッタ電極を形成する工
程と、前記エミッタ電極および前記第１の絶縁膜の上に
第２の絶縁膜を設ける工程と、前記第２の絶縁膜に、前
記金属層の平坦な表面の上で前記ベ−ス領域と反対側に
位置する第２のコンタクトホ−ルを設ける工程と、前記
第１、第２の絶縁膜に、前記ベ−ス領域に対応する第３
のコンタクトホ−ルを設ける工程と、前記第２および第
３のコンタクトホ−ルの内に、前記金属層と接続する第
１の埋込み金属および前記ベ−ス領域と接続する第２の
埋込み金属を埋め込む工程と、前記第１、第２の埋込み
金属および前記第２の絶縁膜の上に第１、第２の配線を
設ける工程とからなることを特徴としている。また、前
記第１、第２の埋込み金属は、Ｗ、Ｔｉ、Ｎｉ、Ｍｏま
たはＳｉのうちの一つからなることを特徴としている。
また、前記第１、第２の埋込み金属は、少くともＷ、Ｔ
ｉ、Ｎｉ、ＭｏまたはＳｉのうちの一つを有する積層構
造からなることを特徴としている。また、前記第１のコ
ンタクトホ−ルと前記第２のコンタクトホ−ルとの側面
間の距離は、０．２μｍ以上であることを特徴としてい
る。また、前記第２、第３のコンタクトホ−ルの底面積
は、１．０μｍ2以下であることを特徴としている。ま
た、前記金属層は、シリサイドからなることを特徴とし
ている。
域を設け、このコレクタ領域の表面領域の一部にベ−ス
領域を設け、このベ−ス領域の表面領域の一部にエミッ
タ形成予定領域領域を設ける工程と、前記半導体基板の
表面上に第１の絶縁膜を設ける工程と、前記第１の絶縁
膜の前記エミッタ領域と対応する位置に第１のコンタク
トホ−ルを設ける工程と、前記第１のコンタクトホ−ル
の内および前記第１の絶縁膜の上に、前記エミッタ領域
を拡散する多結晶シリコン層と金属層とを含む少くとも
二層以上の積層構造からなるエミッタ電極を形成する工
程と、前記エミッタ電極および前記第１の絶縁膜の上に
第２の絶縁膜を設ける工程と、前記第２の絶縁膜に、前
記金属層の平坦な表面の上で前記ベ−ス領域と反対側に
位置する第２のコンタクトホ−ルを設ける工程と、前記
第１、第２の絶縁膜に、前記ベ−ス領域に対応する第３
のコンタクトホ−ルを設ける工程と、前記第２および第
３のコンタクトホ−ルの内に、前記金属層と接続する第
１の埋込み金属および前記ベ−ス領域と接続する第２の
埋込み金属を埋め込む工程と、前記第１、第２の埋込み
金属および前記第２の絶縁膜の上に第１、第２の配線を
設ける工程とからなることを特徴としている。また、前
記第１、第２の埋込み金属は、Ｗ、Ｔｉ、Ｎｉ、Ｍｏま
たはＳｉのうちの一つからなることを特徴としている。
また、前記第１、第２の埋込み金属は、少くともＷ、Ｔ
ｉ、Ｎｉ、ＭｏまたはＳｉのうちの一つを有する積層構
造からなることを特徴としている。また、前記第１のコ
ンタクトホ−ルと前記第２のコンタクトホ−ルとの側面
間の距離は、０．２μｍ以上であることを特徴としてい
る。また、前記第２、第３のコンタクトホ−ルの底面積
は、１．０μｍ2以下であることを特徴としている。ま
た、前記金属層は、シリサイドからなることを特徴とし
ている。
【００１２】
【作用】この発明は、エミッタ電極を多結晶シリコン層
および金属層から形成し、この多結晶シリコン層から第
１のコンタクトホ−ルによりエミッタ領域を形成し、前
記金属層の平坦な表面上にベ−ス領域と反対側に位置す
る第２のコンタクトホ−ルを設け、この第２のコンタク
トホ−ルにより前記金属層を第１の埋込み金属と接続し
ている。このため、前記第１の埋込み金属を埋め込む
際、前記第２のコンタクトホ−ル内に空洞が生じること
がない。したがって、エミッタ抵抗が増大することがな
い。また、第２のコンタクトホ−ルを金属層の平坦な表
面上のベ−ス領域と反対側に設けることにより、このベ
−ス領域を縮小することができ、しかも多結晶シリコン
層の上に前記金属層を設けているため、多結晶シリコン
層の層抵抗によるエミッタ抵抗の増大を防止することが
できる。
および金属層から形成し、この多結晶シリコン層から第
１のコンタクトホ−ルによりエミッタ領域を形成し、前
記金属層の平坦な表面上にベ−ス領域と反対側に位置す
る第２のコンタクトホ−ルを設け、この第２のコンタク
トホ−ルにより前記金属層を第１の埋込み金属と接続し
ている。このため、前記第１の埋込み金属を埋め込む
際、前記第２のコンタクトホ−ル内に空洞が生じること
がない。したがって、エミッタ抵抗が増大することがな
い。また、第２のコンタクトホ−ルを金属層の平坦な表
面上のベ−ス領域と反対側に設けることにより、このベ
−ス領域を縮小することができ、しかも多結晶シリコン
層の上に前記金属層を設けているため、多結晶シリコン
層の層抵抗によるエミッタ抵抗の増大を防止することが
できる。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１４】図１は、この発明の実施例による半導体装
置を示す断面図である。Ｐ型シリコン基板２１には、Ｎ
型の不純物を熱拡散することにより埋込みＮ+領域２２
が形成される。このＰ型シリコン基板２１の上には、エ
ピタキシャル成長法により厚さが１．２μｍ程度のＮ型
のエピタキシャル層２３が形成される。このエピタキシ
ャル層２３には、ＣＭＯＳ型トランジスタ領域１９にお
いて、濃度が１×１０17／ｃｍ3程度のＰウェル領域２
３ａおよび図示せぬＮウェル領域が設けられ、バイポ−
ラ・トランジスタ領域２０において、コレクタ領域２３
ｂが形成される。
置を示す断面図である。Ｐ型シリコン基板２１には、Ｎ
型の不純物を熱拡散することにより埋込みＮ+領域２２
が形成される。このＰ型シリコン基板２１の上には、エ
ピタキシャル成長法により厚さが１．２μｍ程度のＮ型
のエピタキシャル層２３が形成される。このエピタキシ
ャル層２３には、ＣＭＯＳ型トランジスタ領域１９にお
いて、濃度が１×１０17／ｃｍ3程度のＰウェル領域２
３ａおよび図示せぬＮウェル領域が設けられ、バイポ−
ラ・トランジスタ領域２０において、コレクタ領域２３
ｂが形成される。
【００１５】前記エピタキシャル層２３の上にはＬＯＣ
ＯＳ法により厚さが６０００オングストロ−ム程度の第
１、第２、第３および第４のフィ−ルド酸化膜２５ａ〜
２５ｄが設けられる。前記コレクタ領域２３ｂには、第
２および第３のフィ−ルド酸化膜２５ｂ、２５ｃをマス
クとしてイオン注入することにより取出しＮ+領域２６
が形成される。前記コレクタ領域２３ｂの内、且つ第３
と第４のフィ−ルド酸化膜２５ｃ、２５ｄとの間には外
部ベ−スＰ+領域２７および内部ベ−スＰ- 領域２８が
形成される。この内部ベ−スＰ-領域２８の内にはエミ
ッタＮ+領域２９が形成される。
ＯＳ法により厚さが６０００オングストロ−ム程度の第
１、第２、第３および第４のフィ−ルド酸化膜２５ａ〜
２５ｄが設けられる。前記コレクタ領域２３ｂには、第
２および第３のフィ−ルド酸化膜２５ｂ、２５ｃをマス
クとしてイオン注入することにより取出しＮ+領域２６
が形成される。前記コレクタ領域２３ｂの内、且つ第３
と第４のフィ−ルド酸化膜２５ｃ、２５ｄとの間には外
部ベ−スＰ+領域２７および内部ベ−スＰ- 領域２８が
形成される。この内部ベ−スＰ-領域２８の内にはエミ
ッタＮ+領域２９が形成される。
【００１６】前記Ｐウェル領域２３ａの表面上には例え
ば熱酸化によりゲ−ト酸化膜３０が設けられ、このゲ−
ト酸化膜３０の上にはゲ−ト長が０．５μｍのゲ−ト電
極３１が設けられる。このゲ−ト電極３１および第１、
第２のフィ−ルド酸化膜２５ａ、２５ｂをマスクとして
イオン注入することにより、Ｐウェル領域２３ａにはソ
−ス・ドレイン領域の拡散層３２が形成される。
ば熱酸化によりゲ−ト酸化膜３０が設けられ、このゲ−
ト酸化膜３０の上にはゲ−ト長が０．５μｍのゲ−ト電
極３１が設けられる。このゲ−ト電極３１および第１、
第２のフィ−ルド酸化膜２５ａ、２５ｂをマスクとして
イオン注入することにより、Ｐウェル領域２３ａにはソ
−ス・ドレイン領域の拡散層３２が形成される。
【００１７】前記コレクタ領域２３ｂ、Ｐウェル領域２
３ａ、ゲ−ト電極３１および第１、第２、第３、第４の
フィ−ルド酸化膜２５ａ〜２５ｄの上には厚さが３００
０オングストロ−ムの第１の層間絶縁膜３３が設けられ
る。この第１の層間絶縁膜３３には第１のコンタクトホ
−ル３３ａが設けられ、この第１のコンタクトホ−ル３
３ａの内および第１の層間絶縁膜３３の上には厚さが１
０００オングストロ−ムの多結晶シリコン層３４ａが堆
積される。この後、この多結晶シリコン層３４ａにはエ
ミッタ不純物としてＡｓがイオン注入される。次に、前
記多結晶シリコン層３４ａの上には厚さが２０００オン
グストロ−ムのシリサイド層３４ｂが堆積される。この
後、前記多結晶シリコン層３４ａおよびシリサイド層３
４ｂは写真蝕刻法によりエッチングされ、エミッタ電極
３４が形成される。したがって、このエミッタ電極３４
は第１のコンタクトホ−ル３３ａによりエミッタＮ+領
域２９と電気的に接続される。
３ａ、ゲ−ト電極３１および第１、第２、第３、第４の
フィ−ルド酸化膜２５ａ〜２５ｄの上には厚さが３００
０オングストロ−ムの第１の層間絶縁膜３３が設けられ
る。この第１の層間絶縁膜３３には第１のコンタクトホ
−ル３３ａが設けられ、この第１のコンタクトホ−ル３
３ａの内および第１の層間絶縁膜３３の上には厚さが１
０００オングストロ−ムの多結晶シリコン層３４ａが堆
積される。この後、この多結晶シリコン層３４ａにはエ
ミッタ不純物としてＡｓがイオン注入される。次に、前
記多結晶シリコン層３４ａの上には厚さが２０００オン
グストロ−ムのシリサイド層３４ｂが堆積される。この
後、前記多結晶シリコン層３４ａおよびシリサイド層３
４ｂは写真蝕刻法によりエッチングされ、エミッタ電極
３４が形成される。したがって、このエミッタ電極３４
は第１のコンタクトホ−ル３３ａによりエミッタＮ+領
域２９と電気的に接続される。
【００１８】前記エミッタ電極３４および第１の層間絶
縁膜３３の上には厚さが８０００オングストロ−ムの第
２の層間絶縁膜３５が設けられ、この第２の層間絶縁膜
３５には幅が０．６〜０．７μｍ程度の第２のコンタク
トホ−ル３５ａが設けられる。また、前記第１および第
２の層間絶縁膜３３、３５には第３、第４、第５および
第６のコンタクトホ−ル３５ｂ〜３５ｅが設けられる。
前記第２、第３、第４、第５および第６のコンタクトホ
−ル３５ａ〜３５ｅの内にはＷからなる埋込み金属３６
が埋め込まれ、この埋込み金属３６および第２の層間絶
縁膜３５の上には第１、第２、第３、第４および第５の
アルミニウム配線３７ａ〜３７ｅが設けられる。
縁膜３３の上には厚さが８０００オングストロ−ムの第
２の層間絶縁膜３５が設けられ、この第２の層間絶縁膜
３５には幅が０．６〜０．７μｍ程度の第２のコンタク
トホ−ル３５ａが設けられる。また、前記第１および第
２の層間絶縁膜３３、３５には第３、第４、第５および
第６のコンタクトホ−ル３５ｂ〜３５ｅが設けられる。
前記第２、第３、第４、第５および第６のコンタクトホ
−ル３５ａ〜３５ｅの内にはＷからなる埋込み金属３６
が埋め込まれ、この埋込み金属３６および第２の層間絶
縁膜３５の上には第１、第２、第３、第４および第５の
アルミニウム配線３７ａ〜３７ｅが設けられる。
【００１９】したがって、前記第１のアルミニウム配線
３７ａは、第２のコンタクトホ−ル３５ａにより埋込み
金属３６を介してエミッタ電極３４と電気的に接続され
ている。前記第２のアルミニウム配線３７ｂは、第３の
コンタクトホ−ル３５ｂにより埋込み金属３６を介して
外部ベ−スＰ+領域２７と電気的に接続されている。前
記第３のアルミニウム配線３７ｃは、第４のコンタクト
ホ−ル３５ｃにより埋込み金属３６を介して取出しＮ+
領域２６と電気的に接続されている。前記第４、第５の
アルミニウム配線３７ｄ、３７ｅは、第５、第６のコン
タクトホ−ル３５ｄ、３５ｅにより埋込み金属３６を介
してソ−ス・ドレイン領域の拡散層３２と電気的に接続
されている。
３７ａは、第２のコンタクトホ−ル３５ａにより埋込み
金属３６を介してエミッタ電極３４と電気的に接続され
ている。前記第２のアルミニウム配線３７ｂは、第３の
コンタクトホ−ル３５ｂにより埋込み金属３６を介して
外部ベ−スＰ+領域２７と電気的に接続されている。前
記第３のアルミニウム配線３７ｃは、第４のコンタクト
ホ−ル３５ｃにより埋込み金属３６を介して取出しＮ+
領域２６と電気的に接続されている。前記第４、第５の
アルミニウム配線３７ｄ、３７ｅは、第５、第６のコン
タクトホ−ル３５ｄ、３５ｅにより埋込み金属３６を介
してソ−ス・ドレイン領域の拡散層３２と電気的に接続
されている。
【００２０】尚、上記実施例では、エミッタ電極３４を
多結晶シリコン層３４ａおよびシリサイド層３４ｂから
構成される二層構造としているが、例えばＷ、Ｍｏ、Ｔ
ｉ、Ｎｉ等の高融点金属層、ＴｉＮ、ＷＮ、ＭｏＮ等の
バリアメタル層および多結晶シリコン層から構成される
三層構造とすることも可能であり、さらにポリサイド層
と多結晶シリコン層との間にバリアメタル層を有する三
層構造とすることも可能である。
多結晶シリコン層３４ａおよびシリサイド層３４ｂから
構成される二層構造としているが、例えばＷ、Ｍｏ、Ｔ
ｉ、Ｎｉ等の高融点金属層、ＴｉＮ、ＷＮ、ＭｏＮ等の
バリアメタル層および多結晶シリコン層から構成される
三層構造とすることも可能であり、さらにポリサイド層
と多結晶シリコン層との間にバリアメタル層を有する三
層構造とすることも可能である。
【００２１】また、埋込み金属３６にＷを用いている
が、Ｔｉ、Ｎｉ、ＭｏまたはＳｉを用いることも可能で
あり、さらに異なる種類の材料からなる積層構造のもの
を用いることも可能である。また、第２乃至第６のコン
タクトホ−ル３５ａ〜３５ｅの底面積は、１．０μｍ2
以下としている。
が、Ｔｉ、Ｎｉ、ＭｏまたはＳｉを用いることも可能で
あり、さらに異なる種類の材料からなる積層構造のもの
を用いることも可能である。また、第２乃至第６のコン
タクトホ−ル３５ａ〜３５ｅの底面積は、１．０μｍ2
以下としている。
【００２２】上記実施例によれば、第２のコンタクトホ
−ル３５ａを第１のコンタクトホ−ル３３ａの真上に設
けていない。このため、第１のコンタクトホ−ル３３ａ
の真上に存するエミッタ電極３４の段差部分３４ｃに埋
込み金属３６が堆積されることがなく、この埋込み金属
３６はエミッタ電極３４における平坦な部分に堆積され
る。この結果、埋込み金属３６を第２のコンタクトホ−
ル３５ａに埋め込む際、従来品のように異常成長による
空洞が生じることがなく、均一にコンタクトホ−ル３５
ａに埋め込むことができる。したがって、エミッタ抵抗
の増大を抑制でき、バイポ−ラ・トランジスタの特性の
劣化を防止できる。
−ル３５ａを第１のコンタクトホ−ル３３ａの真上に設
けていない。このため、第１のコンタクトホ−ル３３ａ
の真上に存するエミッタ電極３４の段差部分３４ｃに埋
込み金属３６が堆積されることがなく、この埋込み金属
３６はエミッタ電極３４における平坦な部分に堆積され
る。この結果、埋込み金属３６を第２のコンタクトホ−
ル３５ａに埋め込む際、従来品のように異常成長による
空洞が生じることがなく、均一にコンタクトホ−ル３５
ａに埋め込むことができる。したがって、エミッタ抵抗
の増大を抑制でき、バイポ−ラ・トランジスタの特性の
劣化を防止できる。
【００２３】また、エミッタ電極３４を多結晶シリコン
層３４ａおよびシリサイド層３４ｂから構成される二層
構造とし、上層をシリサイド層３４ｂ、下層を多結晶シ
リコン層３４ａとしている。このため、第１のコンタク
トホ−ル３３ａの真上に第２のコンタクトホ−ル３５ａ
を設けなくても、層抵抗の低い上層のシリサイド層３４
ｂにより、多結晶シリコン層３４ａの層抵抗を最低限に
抑えることができる。したがって、前記多結晶シリコン
層３４ａの層抵抗によるエミッタ抵抗の増大を抑えるこ
とができる。
層３４ａおよびシリサイド層３４ｂから構成される二層
構造とし、上層をシリサイド層３４ｂ、下層を多結晶シ
リコン層３４ａとしている。このため、第１のコンタク
トホ−ル３３ａの真上に第２のコンタクトホ−ル３５ａ
を設けなくても、層抵抗の低い上層のシリサイド層３４
ｂにより、多結晶シリコン層３４ａの層抵抗を最低限に
抑えることができる。したがって、前記多結晶シリコン
層３４ａの層抵抗によるエミッタ抵抗の増大を抑えるこ
とができる。
【００２４】また、上記実施例のように、コンタクトホ
−ルの幅を０．８μｍ以下としているＢｉＣＭＯＳＬＳ
Ｉにおいても、エミッタ電極３４を上記の構成とするこ
とにより、エミッタ抵抗値を２０Ω以下とすることがで
きる。この発明の半導体装置におけるベ−ス領域の幅と
従来の半導体装置におけるベ−ス領域の幅との比較を以
下に示す。
−ルの幅を０．８μｍ以下としているＢｉＣＭＯＳＬＳ
Ｉにおいても、エミッタ電極３４を上記の構成とするこ
とにより、エミッタ抵抗値を２０Ω以下とすることがで
きる。この発明の半導体装置におけるベ−ス領域の幅と
従来の半導体装置におけるベ−ス領域の幅との比較を以
下に示す。
【００２５】図３（ａ）は、図２の従来のバイポ−ラ・
トランジスタを示すパタ−ン平面図である。第１のアル
ミニウム配線１３ａは、第２のコンタクトホ−ル１２ａ
によりエミッタ電極１１と電気的に接続されており、こ
のエミッタ電極１１は、第１のコンタクトホ−ル１０ａ
により図示せぬエミッタＮ+領域と電気的に接続されて
いる。第２のアルミニウム配線１３ｂは、第３のコンタ
クトホ−ル１２ｂにより外部ベ−スＰ+領域７と電気的
に接続されている。第３のアルミニウム配線１３ｃは、
第４のコンタクトホ−ル１２ｃにより取出しＮ+領域６
と電気的に接続されている。
トランジスタを示すパタ−ン平面図である。第１のアル
ミニウム配線１３ａは、第２のコンタクトホ−ル１２ａ
によりエミッタ電極１１と電気的に接続されており、こ
のエミッタ電極１１は、第１のコンタクトホ−ル１０ａ
により図示せぬエミッタＮ+領域と電気的に接続されて
いる。第２のアルミニウム配線１３ｂは、第３のコンタ
クトホ−ル１２ｂにより外部ベ−スＰ+領域７と電気的
に接続されている。第３のアルミニウム配線１３ｃは、
第４のコンタクトホ−ル１２ｃにより取出しＮ+領域６
と電気的に接続されている。
【００２６】前記第３のコンタクトホ−ル１２ｂを設け
る際の図示せぬ第２のフィ−ルド酸化膜に対する余裕を
示す長さがＡ1 ＝０．３μｍであり、第３のコンタクト
ホ−ル１２ｂの幅を示す長さがＢ1 ＝０．７μｍであ
る。前記第２のアルミニウム配線１３ｂを設ける際の第
３のコンタクトホ−ル１２ｂに対する余裕を示す長さが
Ｃ1 ＝０．２μｍである。前記第１のアルミニウム配線
１３ａを設ける際の第２のアルミニウム配線１３ｂに対
する余裕を示す長さがＤ＝０．８μｍであり、第１のア
ルミニウム配線１３ａを設ける際の第２のコンタクトホ
−ル１２ａに対する余裕を示す長さがＥ＝０．２μｍで
ある。前記第１のコンタクトホ−ル１０ａと第２のコン
タクトホ−ル１２ａとの重なる長さがＦ＝０．７μｍで
あり、第１のコンタクトホ−ル１０ａを設ける際の図示
せぬ第３のフィ−ルド酸化膜に対する余裕を示す長さが
Ｇ1 ＝０．５μｍである。したがって、従来のバイポ−
ラ・トランジスタにおけるベ−ス領域の幅は、Ａ1 ＋Ｂ
1 ＋Ｃ1 ＋Ｄ＋Ｅ＋Ｆ＋Ｇ1＝３．４μｍとなる。
る際の図示せぬ第２のフィ−ルド酸化膜に対する余裕を
示す長さがＡ1 ＝０．３μｍであり、第３のコンタクト
ホ−ル１２ｂの幅を示す長さがＢ1 ＝０．７μｍであ
る。前記第２のアルミニウム配線１３ｂを設ける際の第
３のコンタクトホ−ル１２ｂに対する余裕を示す長さが
Ｃ1 ＝０．２μｍである。前記第１のアルミニウム配線
１３ａを設ける際の第２のアルミニウム配線１３ｂに対
する余裕を示す長さがＤ＝０．８μｍであり、第１のア
ルミニウム配線１３ａを設ける際の第２のコンタクトホ
−ル１２ａに対する余裕を示す長さがＥ＝０．２μｍで
ある。前記第１のコンタクトホ−ル１０ａと第２のコン
タクトホ−ル１２ａとの重なる長さがＦ＝０．７μｍで
あり、第１のコンタクトホ−ル１０ａを設ける際の図示
せぬ第３のフィ−ルド酸化膜に対する余裕を示す長さが
Ｇ1 ＝０．５μｍである。したがって、従来のバイポ−
ラ・トランジスタにおけるベ−ス領域の幅は、Ａ1 ＋Ｂ
1 ＋Ｃ1 ＋Ｄ＋Ｅ＋Ｆ＋Ｇ1＝３．４μｍとなる。
【００２７】図３（ｂ）は、図１のバイポ−ラ・トラン
ジスタの部分を示すパタ−ン平面図である。第１のアル
ミニウム配線３７ａは、第２のコンタクトホ−ル３５ａ
により図示せぬ埋込み金属を介してエミッタ電極３４と
電気的に接続されており、このエミッタ電極３４は、第
１のコンタクトホ−ル３３ａにより図示せぬエミッタＮ
+領域と電気的に接続されている。第２のアルミニウム
配線３７ｂは、第３のコンタクトホ−ル３５ｂにより図
示せぬ埋込み金属を介して外部ベ−スＰ+領域２７と電
気的に接続されている。第３のアルミニウム配線３７ｃ
は、第４のコンタクトホ−ル３５ｃにより図示せぬ埋込
み金属を介して取出しＮ+領域２６と電気的に接続され
ている。
ジスタの部分を示すパタ−ン平面図である。第１のアル
ミニウム配線３７ａは、第２のコンタクトホ−ル３５ａ
により図示せぬ埋込み金属を介してエミッタ電極３４と
電気的に接続されており、このエミッタ電極３４は、第
１のコンタクトホ−ル３３ａにより図示せぬエミッタＮ
+領域と電気的に接続されている。第２のアルミニウム
配線３７ｂは、第３のコンタクトホ−ル３５ｂにより図
示せぬ埋込み金属を介して外部ベ−スＰ+領域２７と電
気的に接続されている。第３のアルミニウム配線３７ｃ
は、第４のコンタクトホ−ル３５ｃにより図示せぬ埋込
み金属を介して取出しＮ+領域２６と電気的に接続され
ている。
【００２８】前記第３のコンタクトホ−ル３７ｃを設け
る際の図示せぬ第３のフィ−ルド酸化膜に対する余裕を
示す長さがＡ2 ＝０．３μｍであり、第３のコンタクト
ホ−ル３７ｃの幅を示す長さがＢ2 ＝０．７μｍであ
る。前記第２のアルミニウム配線３７ｂを設ける際の第
３のコンタクトホ−ル３５ｂに対する余裕を示す長さが
Ｃ2 ＝０．２μｍである。前記エミッタ電極３４を設け
る際の第１のコンタクトホ−ル３３ａに対する余裕を示
す長さがＨ＝０．４μｍであり、第１のコンタクトホ−
ル３３ａの幅を示す長さがＩ＝０．８μｍであり、第１
のコンタクトホ−ル３３ａを設ける際の図示せぬ第４の
フィ−ルド酸化膜に対する余裕を示す長さがＧ2 ＝０．
５μｍである。これにより、この実施例においては、第
１のコンタクトホ−ル３３ａと第２のコンタクト３５ａ
との側面間の距離は０．２μｍ以上必要となる。したが
って、この発明のバイポ−ラ・トランジスタにおけるベ
−ス領域の幅は、Ａ2 ＋Ｂ2 ＋Ｃ2 ＋Ｈ＋Ｉ＋Ｇ2 ＝
２．９μｍとなる。
る際の図示せぬ第３のフィ−ルド酸化膜に対する余裕を
示す長さがＡ2 ＝０．３μｍであり、第３のコンタクト
ホ−ル３７ｃの幅を示す長さがＢ2 ＝０．７μｍであ
る。前記第２のアルミニウム配線３７ｂを設ける際の第
３のコンタクトホ−ル３５ｂに対する余裕を示す長さが
Ｃ2 ＝０．２μｍである。前記エミッタ電極３４を設け
る際の第１のコンタクトホ−ル３３ａに対する余裕を示
す長さがＨ＝０．４μｍであり、第１のコンタクトホ−
ル３３ａの幅を示す長さがＩ＝０．８μｍであり、第１
のコンタクトホ−ル３３ａを設ける際の図示せぬ第４の
フィ−ルド酸化膜に対する余裕を示す長さがＧ2 ＝０．
５μｍである。これにより、この実施例においては、第
１のコンタクトホ−ル３３ａと第２のコンタクト３５ａ
との側面間の距離は０．２μｍ以上必要となる。したが
って、この発明のバイポ−ラ・トランジスタにおけるベ
−ス領域の幅は、Ａ2 ＋Ｂ2 ＋Ｃ2 ＋Ｈ＋Ｉ＋Ｇ2 ＝
２．９μｍとなる。
【００２９】上記のように、従来のバイポ−ラ・トラン
ジスタは、第１のコンタクトホ−ル１０ａの上方に第２
のコンタクトホ−ル１２ａを設けている。このため、第
１のアルミニウム配線１３ａと第２のアルミニウム配線
１３ｂとの間に必要とされる長さＤ、即ちアルミニウム
配線のピッチにより外部ベ−スＰ+領域２７が拡がって
いた。しかし、この発明のバイポ−ラ・トランジスタ
は、第１のコンタクトホ−ル３３ａの上に第２のコンタ
クトホ−ル３５ａを設けることなく、第１のコンタクト
ホ−ル３３ａと第２のコンタクトホ−ル３５ａとを離し
て設けている。このため、従来品のように、アルミニウ
ム配線のピッチにより外部ベ−スＰ+領域２７が拡がる
ことがない。したがって、外部ベ−スＰ+領域２７を縮
小することができ、ベ−ス容量を小さくすることができ
る。具体的には、上記実施例では、ベ−ス領域の幅は従
来の３．４μｍからこの発明の２．９μｍに縮小するこ
とができるため、ベ−ス容量を１７％縮小することがで
きる。
ジスタは、第１のコンタクトホ−ル１０ａの上方に第２
のコンタクトホ−ル１２ａを設けている。このため、第
１のアルミニウム配線１３ａと第２のアルミニウム配線
１３ｂとの間に必要とされる長さＤ、即ちアルミニウム
配線のピッチにより外部ベ−スＰ+領域２７が拡がって
いた。しかし、この発明のバイポ−ラ・トランジスタ
は、第１のコンタクトホ−ル３３ａの上に第２のコンタ
クトホ−ル３５ａを設けることなく、第１のコンタクト
ホ−ル３３ａと第２のコンタクトホ−ル３５ａとを離し
て設けている。このため、従来品のように、アルミニウ
ム配線のピッチにより外部ベ−スＰ+領域２７が拡がる
ことがない。したがって、外部ベ−スＰ+領域２７を縮
小することができ、ベ−ス容量を小さくすることができ
る。具体的には、上記実施例では、ベ−ス領域の幅は従
来の３．４μｍからこの発明の２．９μｍに縮小するこ
とができるため、ベ−ス容量を１７％縮小することがで
きる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
多結晶シリコン層および金属層からなるエミッタ電極を
形成し、前記金属層の平坦な表面上のベ−ス領域と反対
側に位置する第２のコンタクトホ−ルを設け、この第２
のコンタクトホ−ルの内に第１の埋込み絶縁膜を設けて
いる。したがって、エミッタ抵抗の増大を抑えることが
でき、ベ−ス容量を小さくすることができる。
多結晶シリコン層および金属層からなるエミッタ電極を
形成し、前記金属層の平坦な表面上のベ−ス領域と反対
側に位置する第２のコンタクトホ−ルを設け、この第２
のコンタクトホ−ルの内に第１の埋込み絶縁膜を設けて
いる。したがって、エミッタ抵抗の増大を抑えることが
でき、ベ−ス容量を小さくすることができる。
【図１】この発明の実施例による半導体装置を示す平面
図。
図。
【図２】従来のバイポ−ラ・トランジスタを示す断面
図。
図。
【図３】図３（ａ）は、図２のバイポ−ラ・トランジス
タを示すパタ−ン平面図であり、図３（ｂ）は、図１の
半導体装置におけるバイポ−ラ・トランジスタの部分を
示すパタ−ン平面図。
タを示すパタ−ン平面図であり、図３（ｂ）は、図１の
半導体装置におけるバイポ−ラ・トランジスタの部分を
示すパタ−ン平面図。
21…Ｐ型シリコン基板、22…埋込みＮ+領域、23…Ｎ型
のエピタキシャル層、23a …Ｐウェル領域、23b …コレ
クタ領域、25a …第１のフィ−ルド酸化膜、25b …第２
のフィ−ルド酸化膜、25c …第３のフィ−ルド酸化膜、
25d …第４のフィ−ルド酸化膜、26…取出しＮ+領域、2
7…外部ベ−スＰ+ 領域、28…内部ベ−スＰ- 領域、29
…エミッタＮ+領域、30…ゲ−ト酸化膜、31…ゲ−ト電
極、32…ソ−ス・ドレイン領域の拡散層、33…第１の層
間絶縁膜、33a …第１のコンタクトホ−ル、34…エミッ
タ電極、34a …多結晶シリコン層、34b …シリサイド
層、34c …段差部分、35…第２の層間絶縁膜、35a …第
２のコンタクトホ−ル、35b…第３のコンタクトホ−
ル、35c …第４のコンタクトホ−ル、35d …第５のコン
タクトホ−ル、35e …第６のコンタクトホ−ル、36…埋
込み金属、37a …第１のアルミニウム配線、37b …第２
のアルミニウム配線、37c …第３のアルミニウム配線、
37d …第４のアルミニウム配線、37e …第５のアルミニ
ウム配線、Ａ2 …第３のコンタクトホ−ルを設ける際の
第３のフィ−ルド酸化膜に対する余裕を示す長さ、Ｂ2
…第３のコンタクトホ−ルの幅を示す長さ、Ｃ2 …第２
のアルミニウム配線を設ける際の第３のコンタクトホ−
ルに対する余裕を示す長さ、Ｈ…エミッタ電極を設ける
際の第１のコンタクトホ−ルに対する余裕を示す長さ、
Ｉ…第１のコンタクトホ−ルの幅を示す長さ、Ｇ2 …第
１のコンタクトホ−ルを設ける際の第４のフィ−ルド酸
化膜に対する余裕を示す長さ
のエピタキシャル層、23a …Ｐウェル領域、23b …コレ
クタ領域、25a …第１のフィ−ルド酸化膜、25b …第２
のフィ−ルド酸化膜、25c …第３のフィ−ルド酸化膜、
25d …第４のフィ−ルド酸化膜、26…取出しＮ+領域、2
7…外部ベ−スＰ+ 領域、28…内部ベ−スＰ- 領域、29
…エミッタＮ+領域、30…ゲ−ト酸化膜、31…ゲ−ト電
極、32…ソ−ス・ドレイン領域の拡散層、33…第１の層
間絶縁膜、33a …第１のコンタクトホ−ル、34…エミッ
タ電極、34a …多結晶シリコン層、34b …シリサイド
層、34c …段差部分、35…第２の層間絶縁膜、35a …第
２のコンタクトホ−ル、35b…第３のコンタクトホ−
ル、35c …第４のコンタクトホ−ル、35d …第５のコン
タクトホ−ル、35e …第６のコンタクトホ−ル、36…埋
込み金属、37a …第１のアルミニウム配線、37b …第２
のアルミニウム配線、37c …第３のアルミニウム配線、
37d …第４のアルミニウム配線、37e …第５のアルミニ
ウム配線、Ａ2 …第３のコンタクトホ−ルを設ける際の
第３のフィ−ルド酸化膜に対する余裕を示す長さ、Ｂ2
…第３のコンタクトホ−ルの幅を示す長さ、Ｃ2 …第２
のアルミニウム配線を設ける際の第３のコンタクトホ−
ルに対する余裕を示す長さ、Ｈ…エミッタ電極を設ける
際の第１のコンタクトホ−ルに対する余裕を示す長さ、
Ｉ…第１のコンタクトホ−ルの幅を示す長さ、Ｇ2 …第
１のコンタクトホ−ルを設ける際の第４のフィ−ルド酸
化膜に対する余裕を示す長さ
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板の表面領域に設けられたコレクタ領域
と、 前記コレクタ領域の表面領域の一部に設けられたベ−ス
領域と、 前記ベ−ス領域の表面領域の一部に設けられたエミッタ
領域と、 前記半導体基板の表面上に設けられた第１の絶縁膜と、 前記第１の絶縁膜の前記エミッタ領域と対応する位置に
設けられた第１のコンタクトホ−ルと、 前記第１のコンタクトホ−ルの内および前記第１の絶縁
膜の上に設けられ、前記エミッタ領域と接続する多結晶
シリコン層と金属層とを含む少くとも二層以上の積層構
造から形成されたエミッタ電極と、 前記エミッタ電極および前記第１の絶縁膜の上に設けら
れた第２の絶縁膜と、 前記金属層の平坦な表面の上で前記ベ−ス領域と反対側
に位置する前記第２の絶縁膜に設けられた第２のコンタ
クトホ−ルと、 前記第２のコンタクトホ−ルの内に設けられ、前記金属
層と接続する第１の埋込み金属と、 前記第１の埋込み金属および前記第２の絶縁膜の上に設
けられた第１の配線と、 前記ベ−ス領域に対応して前記第１、第２の絶縁膜に設
けられた第３のコンタクトホ−ルと、 前記第３のコンタクトホ−ルの内に設けられ、前記ベ−
ス領域と接続する第２の埋込み金属と、 前記第２の埋込み金属および前記第２の絶縁膜の上に設
けられた第２の配線と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面領域にコレクタ領域を
設け、このコレクタ領域の表面領域の一部にベ−ス領域
を設け、このベ−ス領域の表面領域の一部にエミッタ領
域を設ける工程と、 前記半導体基板の表面上に第１の絶縁膜を設ける工程
と、 前記第１の絶縁膜の前記エミッタ領域と対応する位置に
第１のコンタクトホ−ルを設ける工程と、 前記第１のコンタクトホ−ルの内および前記第１の絶縁
膜の上に、前記エミッタ領域と接続する多結晶シリコン
層と金属層とを含む少くとも二層以上の積層構造からな
るエミッタ電極を形成する工程と、 前記エミッタ電極および前記第１の絶縁膜の上に第２の
絶縁膜を設ける工程と、 前記第２の絶縁膜に、前記金属層の平坦な表面の上で前
記ベ−ス領域と反対側に位置する第２のコンタクトホ−
ルを設ける工程と、 前記第１、第２の絶縁膜に、前記ベ−ス領域に対応する
第３のコンタクトホ−ルを設ける工程と、 前記第２および第３のコンタクトホ−ルの内に、前記金
属層と接続する第１の埋込み金属および前記ベ−ス領域
と接続する第２の埋込み金属を埋め込む工程と、 前記第１、第２の埋込み金属および前記第２の絶縁膜の
上に第１、第２の配線を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１、第２の埋込み金属は、Ｗ、Ｔ
ｉ、Ｎｉ、ＭｏまたはＳｉのうちの一つからなることを
特徴とする請求項１または２記載の半導体装置およびそ
の製造方法。 - 【請求項４】 前記第１、第２の埋込み金属は、少くと
もＷ、Ｔｉ、Ｎｉ、ＭｏまたはＳｉのうちの一つを有す
る積層構造からなることを特徴とする請求項１または２
記載の半導体装置およびその製造方法。 - 【請求項５】 前記第１のコンタクトホ−ルと前記第２
のコンタクトホ−ルとの側面間の距離は、０．２μｍ以
上であることを特徴とする請求項１または２記載の半導
体装置およびその製造方法。 - 【請求項６】 前記第２、第３のコンタクトホ−ルの底
面積は１．０μｍ２以下であることを特徴とする請求項
１または２記載の半導体装置およびその製造方法。 - 【請求項７】 前記金属層は、シリサイドからなること
を特徴とする請求項１または２記載の半導体装置および
その製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107497A JPH05304262A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置およびその製造方法 |
| US08/051,780 US5442226A (en) | 1992-04-27 | 1993-04-26 | Bipolar transistor having an emitter electrode formed of polysilicon |
| KR1019930006965A KR970004456B1 (ko) | 1992-04-27 | 1993-04-26 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107497A JPH05304262A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304262A true JPH05304262A (ja) | 1993-11-16 |
Family
ID=14460712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107497A Pending JPH05304262A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5442226A (ja) |
| JP (1) | JPH05304262A (ja) |
| KR (1) | KR970004456B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396110B1 (en) | 1997-03-28 | 2002-05-28 | Nec Corporation | Semiconductor device with multiple emitter contact plugs |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690044B1 (en) * | 1993-03-19 | 2004-02-10 | Micron Technology, Inc. | Approach to avoid buckling BPSG by using an intermediate barrier layer |
| JPH0897224A (ja) * | 1994-09-29 | 1996-04-12 | Mitsubishi Electric Corp | バイポーラトランジスタおよびその製造方法 |
| US5646426A (en) * | 1995-12-12 | 1997-07-08 | Santa Barbara Research Center | Contact metal diffusion barrier for semiconductor devices |
| JP3475634B2 (ja) * | 1996-01-24 | 2003-12-08 | ソニー株式会社 | ツェナーダイオードおよびその製造方法 |
| US6437416B1 (en) * | 1996-04-12 | 2002-08-20 | Cree Microwave, Inc. | Semiconductor structure having a planar junction termination with high breakdown voltage and low parasitic capacitance |
| US20010029079A1 (en) | 1997-03-28 | 2001-10-11 | Nec Corporation | Semiconductor device with multiple emitter contact plugs |
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| US4979010A (en) * | 1986-07-16 | 1990-12-18 | Texas Instruments Incorporated | VLSI self-aligned bipolar transistor |
| US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
| US4966865A (en) * | 1987-02-05 | 1990-10-30 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
| US4980738A (en) * | 1988-06-29 | 1990-12-25 | Texas Instruments Incorporated | Single polysilicon layer transistor with reduced emitter and base resistance |
-
1992
- 1992-04-27 JP JP4107497A patent/JPH05304262A/ja active Pending
-
1993
- 1993-04-26 US US08/051,780 patent/US5442226A/en not_active Expired - Lifetime
- 1993-04-26 KR KR1019930006965A patent/KR970004456B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970004456B1 (ko) | 1997-03-27 |
| KR930022530A (ko) | 1993-11-24 |
| US5442226A (en) | 1995-08-15 |
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