JPH0513750A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0513750A JPH0513750A JP16323091A JP16323091A JPH0513750A JP H0513750 A JPH0513750 A JP H0513750A JP 16323091 A JP16323091 A JP 16323091A JP 16323091 A JP16323091 A JP 16323091A JP H0513750 A JPH0513750 A JP H0513750A
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- silicon
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Abstract
(57)【要約】
【目的】多結晶シリコンを用いた埋め込みコンタクトの
低抵抗化および下層の導電型の如何にかかわらず良好な
コンタクトを実現すること。 【構成】コンタクトホール７ａ，７ｂの側面と底面に窒
化チタン膜１１を形成し、残部を多結晶シリコン膜８で
埋め、アルミニウム配線層１０ａ，１０ｂを設ける。
低抵抗化および下層の導電型の如何にかかわらず良好な
コンタクトを実現すること。 【構成】コンタクトホール７ａ，７ｂの側面と底面に窒
化チタン膜１１を形成し、残部を多結晶シリコン膜８で
埋め、アルミニウム配線層１０ａ，１０ｂを設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、時に
金属配線と下層の導電層との接続部に関する。
金属配線と下層の導電層との接続部に関する。
【従来の技術】近年、高度集積下の進行に伴うコンタク
トの高アスペクト比化により、いわゆる埋め込みコンタ
クトが採用されつつある。以下に従来技術によるコンタ
クトを図３を参照して説明する。まず、図３（ａ）な示
すように、ｐ型シリコン基板１上の所定の位置にｎウェ
ル２を形成する。次に選択酸化法により厚さ５００ｎｍ
のフィールド酸化膜３を形成して活性領域を区画する。
次に図示しないフォトレジスト膜をマスクとしたイオン
打ち込みにより、ｎウェルを設けていない方の活性領域
のｐ型シリコン基板１にｎ型拡散層４を形成する。次
に、図示しないフォトレジスト膜をマスクとしたイオン
打ち込みによりｎウェル２にｐ型拡散層５を形成する。
次に厚さ６００ｎｍの酸化シリコン膜６を堆積した後、
リソグラフィ技術を用いて酸化シリコン膜６上にｎ型拡
散層４にまで達するコンタクトホール７を形成する。次
に厚さ１００ｎｍのリンを含む多結晶シリコン８を堆積
する。次に図３（ｂ）に示されるように、多結晶シリコ
ン膜８を厚さ１０００ｎｍ分エッチングして、多結晶シ
リコンをコンタクトホール７の中に残す。次にリソグラ
フィ技術を用いて酸化シリコン膜６上にｐ型拡散層５に
まで達するコンタクトホール９を形成する。次にアルミ
ニウム膜を１０００ｎｍ堆積した後、リソグラフィ技術
を用いてパターンニングしてアルミニウム配線１０ａ，
１０ｂをコンタクトホール７，９上に形成する。
トの高アスペクト比化により、いわゆる埋め込みコンタ
クトが採用されつつある。以下に従来技術によるコンタ
クトを図３を参照して説明する。まず、図３（ａ）な示
すように、ｐ型シリコン基板１上の所定の位置にｎウェ
ル２を形成する。次に選択酸化法により厚さ５００ｎｍ
のフィールド酸化膜３を形成して活性領域を区画する。
次に図示しないフォトレジスト膜をマスクとしたイオン
打ち込みにより、ｎウェルを設けていない方の活性領域
のｐ型シリコン基板１にｎ型拡散層４を形成する。次
に、図示しないフォトレジスト膜をマスクとしたイオン
打ち込みによりｎウェル２にｐ型拡散層５を形成する。
次に厚さ６００ｎｍの酸化シリコン膜６を堆積した後、
リソグラフィ技術を用いて酸化シリコン膜６上にｎ型拡
散層４にまで達するコンタクトホール７を形成する。次
に厚さ１００ｎｍのリンを含む多結晶シリコン８を堆積
する。次に図３（ｂ）に示されるように、多結晶シリコ
ン膜８を厚さ１０００ｎｍ分エッチングして、多結晶シ
リコンをコンタクトホール７の中に残す。次にリソグラ
フィ技術を用いて酸化シリコン膜６上にｐ型拡散層５に
まで達するコンタクトホール９を形成する。次にアルミ
ニウム膜を１０００ｎｍ堆積した後、リソグラフィ技術
を用いてパターンニングしてアルミニウム配線１０ａ，
１０ｂをコンタクトホール７，９上に形成する。
【０００２】
【発明が解決しようとする課題】前述した従来の埋込み
コンタクトでは、アルミニウム配線層が多結晶シリコン
と接触しているため、アルミニウムとシリコンが反応し
てシリコンノジュールがアルミニウム配線層中に成長
し、コンタクト抵抗が増大するという問題点があった。
コンタクトでは、アルミニウム配線層が多結晶シリコン
と接触しているため、アルミニウムとシリコンが反応し
てシリコンノジュールがアルミニウム配線層中に成長
し、コンタクト抵抗が増大するという問題点があった。
【０００３】さらに、多結晶シリコン膜がリンを含んで
いるためｐ型拡散層上のコンタクトを、ｎ型拡散層上の
コンタクトと同様に多結晶シリコンを用いた埋め込みコ
ンタクトとすることができず、ｎ型拡散層上のコンタク
トとｐ型拡散層５上のコンタクトを別々に形成しなけれ
ばならないという問題点があった。
いるためｐ型拡散層上のコンタクトを、ｎ型拡散層上の
コンタクトと同様に多結晶シリコンを用いた埋め込みコ
ンタクトとすることができず、ｎ型拡散層上のコンタク
トとｐ型拡散層５上のコンタクトを別々に形成しなけれ
ばならないという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
導電層と、前記導電層上に堆積された絶縁膜と、前記絶
縁膜に形成された前記導電層に達するコンタクトホール
と、前記コンタクトホールで前記導電層に接触するバリ
ヤメタル膜と、前記バリヤメタル膜に接し前記コンタク
トホールを埋め込むシリコン膜と、前記バリヤメタル膜
および前記シリコン膜に接触するアルミニウム系配線層
とを有するというものである。
導電層と、前記導電層上に堆積された絶縁膜と、前記絶
縁膜に形成された前記導電層に達するコンタクトホール
と、前記コンタクトホールで前記導電層に接触するバリ
ヤメタル膜と、前記バリヤメタル膜に接し前記コンタク
トホールを埋め込むシリコン膜と、前記バリヤメタル膜
および前記シリコン膜に接触するアルミニウム系配線層
とを有するというものである。
【０００５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００６】図１（ａ），（ｂ）は本発明の第１の実施
例とその製造方法を説明するための工程順に示す半導体
チップの縦断面図である。
例とその製造方法を説明するための工程順に示す半導体
チップの縦断面図である。
【０００７】まず、図１（ａ）に示す様に、ｐ型シリコ
ン基板１上の所定の位置にｎウェル２を形成する。次に
選択酸化法を用いて厚さ５００ｎｍのフィールド酸化膜
３を形成して活性領域を区画する。次に図示しないフォ
トレジスト膜をマスクとするイオン打ち込みにより、ｎ
ウェルのない方の活性領域のｐ型シリコン基板１にｎ型
拡散層４を形成する。次にまた図示しないフォトレジス
ト膜をマスクとしたイオン打ち込みによりｐ型拡散層５
をｎウェル２に形成する。次に厚さ６００ｎｍの酸化シ
リコン膜６を堆積する。次にリソグラフィ技術を用いて
酸化シリコン膜６上にｎ型拡散層４およびｐ型拡散層５
にまで達する１μｍ×１μｍ程度の大きさのコンタクト
ホール７ａ，７ｂを形成する。次に厚さ１００ｎｍ〜２
００ｎｍの窒化チタン膜１１を堆積する。
ン基板１上の所定の位置にｎウェル２を形成する。次に
選択酸化法を用いて厚さ５００ｎｍのフィールド酸化膜
３を形成して活性領域を区画する。次に図示しないフォ
トレジスト膜をマスクとするイオン打ち込みにより、ｎ
ウェルのない方の活性領域のｐ型シリコン基板１にｎ型
拡散層４を形成する。次にまた図示しないフォトレジス
ト膜をマスクとしたイオン打ち込みによりｐ型拡散層５
をｎウェル２に形成する。次に厚さ６００ｎｍの酸化シ
リコン膜６を堆積する。次にリソグラフィ技術を用いて
酸化シリコン膜６上にｎ型拡散層４およびｐ型拡散層５
にまで達する１μｍ×１μｍ程度の大きさのコンタクト
ホール７ａ，７ｂを形成する。次に厚さ１００ｎｍ〜２
００ｎｍの窒化チタン膜１１を堆積する。
【０００８】次に、厚さ１０００ｎｍのリンを含む多結
晶シリコン膜８を堆積する。次に図１（ｂ）に示される
ように、多結晶シリコン膜８を除去し、多結晶シリコン
膜をコンタクトホール７の中のみに残す。次に厚さ１０
００ｎｍのアルミニウム膜を堆積する。次にリソグラフ
ィ技術を用いてアルミニウム膜および窒化チタン膜１１
をパターンニングしてアルミニウム配線層１０ａ，１０
ｂを形成する。
晶シリコン膜８を堆積する。次に図１（ｂ）に示される
ように、多結晶シリコン膜８を除去し、多結晶シリコン
膜をコンタクトホール７の中のみに残す。次に厚さ１０
００ｎｍのアルミニウム膜を堆積する。次にリソグラフ
ィ技術を用いてアルミニウム膜および窒化チタン膜１１
をパターンニングしてアルミニウム配線層１０ａ，１０
ｂを形成する。
【０００９】コンタクトホールの側面と不純物拡散層と
に接する窒化チタン膜１１があるので、多結晶シリコン
とアルミニウム膜とが接触している部分にシリコンノジ
ュールが成長してもコンタクト抵抗の増大は抑制され
る。また、窒化チタン膜は多結晶シリコン膜より低抵抗
であるので、従来例より低抵抗の埋め込みコンタクトが
得られる。また、窒化チタン膜によりリンなどの拡散が
防止されるので、ｐ型拡散層とも良好なオーム性接触が
確保されるので、ｎ型拡散層とｐ型拡散層とで別の種類
のコンタクトを形成する必要はなくなる。
に接する窒化チタン膜１１があるので、多結晶シリコン
とアルミニウム膜とが接触している部分にシリコンノジ
ュールが成長してもコンタクト抵抗の増大は抑制され
る。また、窒化チタン膜は多結晶シリコン膜より低抵抗
であるので、従来例より低抵抗の埋め込みコンタクトが
得られる。また、窒化チタン膜によりリンなどの拡散が
防止されるので、ｐ型拡散層とも良好なオーム性接触が
確保されるので、ｎ型拡散層とｐ型拡散層とで別の種類
のコンタクトを形成する必要はなくなる。
【００１０】図２は本発明の第２の実施例とその製造方
法を説明するための工程順に示す縦断面図である。ま
ず、図２（ａ）に示すように、ｐ型シリコン基板１上の
所定の位置にｎウェル２を形成する。次に選択酸化法を
用いて厚さ５００ｎｍのフィールド酸化膜３を形成す
る。次にフォトレジスト膜をマスクとするイオン打ち込
みによりｎ型拡散層４をｐ型シリコン基板１に形成す
る。次にフォトレジスト膜をマスクとしたイオン打ち込
みによりｐ型拡散層５をｎウェル２に形成する。次に厚
さ６００ｎｍの酸化シリコン膜６を堆積する。次にリソ
グラフィ技術を用いて酸化シリコン膜６にそれぞれｎ型
拡散層４およびｐ型拡散層５にまで達するコンタクトホ
ール７ａ，７ｂの形成する。次に厚さ１００ｎｍの窒化
チタン膜１１を堆積する。次に厚さ１０００ｎｍのリン
を含む多結晶シリコン膜８を堆積する。次に図２（ｂ）
に示すように、多結晶シリコン膜８を厚さ１０００ｎｍ
分エッチングして、窒化チタン膜１１上の多結晶シリコ
ン膜８を除去し、多結晶シリコン膜８をコンタクトホー
ル７ａ，７ｂの中のみに残す。次に酸化シリコン膜６上
の窒化チタン膜１１を除去し、窒化チタン膜１１をコン
タクトホール７ａ，７ｂの底部および側面にのみ残す。
次に厚さ１０００ｎｍのアルミニウム膜を堆積した後、
リソグラフィ技術を用いてパターニングしてアルミニウ
ム配線層１０ａ，１０ｂをそれぞれコンタクトホール７
ａ，７ｂ上に形成する。
法を説明するための工程順に示す縦断面図である。ま
ず、図２（ａ）に示すように、ｐ型シリコン基板１上の
所定の位置にｎウェル２を形成する。次に選択酸化法を
用いて厚さ５００ｎｍのフィールド酸化膜３を形成す
る。次にフォトレジスト膜をマスクとするイオン打ち込
みによりｎ型拡散層４をｐ型シリコン基板１に形成す
る。次にフォトレジスト膜をマスクとしたイオン打ち込
みによりｐ型拡散層５をｎウェル２に形成する。次に厚
さ６００ｎｍの酸化シリコン膜６を堆積する。次にリソ
グラフィ技術を用いて酸化シリコン膜６にそれぞれｎ型
拡散層４およびｐ型拡散層５にまで達するコンタクトホ
ール７ａ，７ｂの形成する。次に厚さ１００ｎｍの窒化
チタン膜１１を堆積する。次に厚さ１０００ｎｍのリン
を含む多結晶シリコン膜８を堆積する。次に図２（ｂ）
に示すように、多結晶シリコン膜８を厚さ１０００ｎｍ
分エッチングして、窒化チタン膜１１上の多結晶シリコ
ン膜８を除去し、多結晶シリコン膜８をコンタクトホー
ル７ａ，７ｂの中のみに残す。次に酸化シリコン膜６上
の窒化チタン膜１１を除去し、窒化チタン膜１１をコン
タクトホール７ａ，７ｂの底部および側面にのみ残す。
次に厚さ１０００ｎｍのアルミニウム膜を堆積した後、
リソグラフィ技術を用いてパターニングしてアルミニウ
ム配線層１０ａ，１０ｂをそれぞれコンタクトホール７
ａ，７ｂ上に形成する。
【００１１】第２の実施例の半導体装置では、酸化シリ
コン膜６上の窒化チタン膜１１が除去されているので、
アルミニウム膜をパターンニングする際のエッチングが
簡単になるという利点がある。
コン膜６上の窒化チタン膜１１が除去されているので、
アルミニウム膜をパターンニングする際のエッチングが
簡単になるという利点がある。
【００１２】以上の説明において、アルミニウム配線層
は、純粋のアルミニウムばかりではなく、シリコンや銅
などの不純物を含有するアルミニウム系配線層の代表と
して用いた。また、バリヤメタルとしては窒化チタンの
ほか、チタン化タングステンやその窒化物、窒化タンタ
ルなどを使用することができる。また、導電層は不純物
拡散層に限らず、不純物を含む多結晶シリコン膜などの
不純物半導体層でもよい。
は、純粋のアルミニウムばかりではなく、シリコンや銅
などの不純物を含有するアルミニウム系配線層の代表と
して用いた。また、バリヤメタルとしては窒化チタンの
ほか、チタン化タングステンやその窒化物、窒化タンタ
ルなどを使用することができる。また、導電層は不純物
拡散層に限らず、不純物を含む多結晶シリコン膜などの
不純物半導体層でもよい。
【００１３】
【発明の効果】以上説明したように本発明は、アルミニ
ウム系配線層と下層の導電層とが、バリヤメタル膜およ
び多結晶シリコン膜で接続されているので、低抵抗のコ
ンタクトが実現される。また、シリコンノジュールの成
長による抵抗値の増大は緩和される。
ウム系配線層と下層の導電層とが、バリヤメタル膜およ
び多結晶シリコン膜で接続されているので、低抵抗のコ
ンタクトが実現される。また、シリコンノジュールの成
長による抵抗値の増大は緩和される。
【００１４】また、多結晶シリコンの下にバリヤメタル
膜が存在しているので、多結晶シリコン中のリンが下層
の導電層へ拡散するのが防止されるため、導電層の導電
型の如何にかかわらず良好な接触をとることができ、従
来技術のように導電型に応じて別種のコンタクト構造を
採用する必要がなく工程が簡略になるという効果も有す
る。
膜が存在しているので、多結晶シリコン中のリンが下層
の導電層へ拡散するのが防止されるため、導電層の導電
型の如何にかかわらず良好な接触をとることができ、従
来技術のように導電型に応じて別種のコンタクト構造を
採用する必要がなく工程が簡略になるという効果も有す
る。
【図１】本発明の第１の実施例およびその製造方法の説
明に使用するため、（ａ），（ｂ）に分図して示す工程
順断面図である。
明に使用するため、（ａ），（ｂ）に分図して示す工程
順断面図である。
【図２】本発明の第２の実施例およびその製造方法の説
明し使用するため、（ａ），（ｂ）に分図して示す工程
順断面図である。
明し使用するため、（ａ），（ｂ）に分図して示す工程
順断面図である。
【図３】従来の技術の説明に使用するため、（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
１ ｐ型シリコン基板
２ ｎウェル
３ フィールド酸化膜
４ ｎ型拡散層
５ ｐ型拡散層
６ 酸化シリコン膜
７，７ａ，７ｂ コンタクトホール
８ 多結晶シリコン膜
９ コンタクトホール
１０ａ，１０ｂ アルミニウム配線層
１１ 窒化チタン膜
Claims (3)
- 【請求項１】 導電層と、前記導電層上に堆積された絶
縁膜と、前記絶縁膜に形成された前記導電層に達するコ
ンタクトホールで前記導電層に接触するバリヤメタル膜
と、前記バリヤメタル膜に接し前記コンタクトホールを
埋め込むシリコン膜と、前記バリヤメタル膜および前記
シリコン膜に接触するアルミニウム系配線層とを有する
ことを特徴とする半導体装置。 - 【請求項２】 導電層は不純物半導体層である請求項１
記載の半導体装置。 - 【請求項３】 導電層は半導体基板に設けられた不純物
拡散層であり、バリヤメタル膜は窒化チタン膜である請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16323091A JPH0513750A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16323091A JPH0513750A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513750A true JPH0513750A (ja) | 1993-01-22 |
Family
ID=15769803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16323091A Pending JPH0513750A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664585B2 (en) | 2001-01-17 | 2003-12-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multilayered storage node contact plug and method for fabricating the same |
-
1991
- 1991-07-04 JP JP16323091A patent/JPH0513750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664585B2 (en) | 2001-01-17 | 2003-12-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multilayered storage node contact plug and method for fabricating the same |
| US6984568B2 (en) | 2001-01-17 | 2006-01-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multi-layered storage node contact plug and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000523 |