JPH0438875A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0438875A
JPH0438875A JP14435390A JP14435390A JPH0438875A JP H0438875 A JPH0438875 A JP H0438875A JP 14435390 A JP14435390 A JP 14435390A JP 14435390 A JP14435390 A JP 14435390A JP H0438875 A JPH0438875 A JP H0438875A
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JP
Japan
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contact hole
film
conductive film
layer
deposited
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JP14435390A
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English (en)
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Shigeki Sugimoto
茂樹 杉本
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的〕 (産業上の利用分野) 本発明は、半導体装置およびその製造方法に関し、特に
コンタクトホールの埋め込み技術に関する。
(従来の技術) 従来、下層の導電層と上層の導電層とのコンタクトをと
る場合には、下層の導電層上の絶縁膜にコンタクトホー
ルと呼ばれる開孔部を形成し、このコンタクトホールの
側壁と底とを覆うようにAg (アルミニウム)をスパ
ッタリングにより蒸着していた。これは下層の拡散層と
導電層とのコンタクトをとる場合にも同様である。しか
し、高集積化に伴なう素子の微細化により、コンタクト
ホール径が小さくなり、アスペクト比(コンタクトホー
ル径に対するコンタクトホール深さの比)が高くなって
きている。アスペクト比か高くなると、コンタクトホー
ルの側壁および底の部分にAgが十分に蒸着しないうち
に、コンタクトホールの上方が1で塞がれてしまい、コ
ンタクトホール内にボイドと呼ばれる丸穴ができてしま
い、十分なカバレッジが得られない。特に、コンタクト
ホールの側壁および底の部分には、AIが僅かしか蒸着
していないため、A、Q配線の断線を招き易く、信頼性
を損なうものとなっている。このことから、コンタクト
ホール埋め込み技術が検討されるに至った。コンタクト
ホールの埋め込みには、通常、減圧CV D (Che
mical Vapor Deposition )法
による膜堆積が用いられ、その方法には、選択成長法と
ブランケット法とがある。また、材料としては、ポリシ
リコンまたはタングステンが広く用いられる。しかしな
がら選択成長法は、P型ンリコン、N型シリコン、ンリ
サイド、AJなと゛のさまざまな下地材料に対し、選択
成長させる条件を整えることが難しく、また、長時間選
択性が維持できず、深いコンタクトホールが埋め込めな
い下地が/リフンである場合にシリコンを侵食するなど
の問題かある。
次に、ブランケット法について第3図を参照して説明す
る。
まず、同図(a)に示すように、拡散層41の形成され
た半導体基板42上に、絶縁膜43を堆積した後、選択
的にエツチングすることによりコンタクホールを形成し
、減圧CV D法によりこのコンタクトホールを埋め込
むのに十分な膜厚のタングステン44を堆積する。
次に、同図(b)に示すように、このタングステン44
の表面部をエツチングすることにより、コンタクトホー
ル内部にのみタングステン44を残す。これて、タング
ステン44によるコンタクトホールの埋め込みが完成す
る。しかしながら、タングステンは、膜応力が非常に強
いためコンタクトホールを埋め込むのに十分な膜厚を堆
積すると膜剥れを生してしまう。また、タングステンの
替わりにポリシリコンを用いた場合には、ポリシリコン
の固有抵抗が高く、コンタクト抵抗を低抵抗に抑えるこ
とは極めて難しい。また、ポリシリコンの導電率を高め
るためにイオン注入する際には、下地膜の導電型と注入
イオンの導電型とを合わせる必要もある。
(発明が解決しようとする課題) 本発明は、上記のような従来技術の問題点に鑑みなされ
たもので、その目的は、コンタクポールの深さや下地材
料に影響されず、低コンタクト抵抗を実現し、かつ、膜
応力にょる膜剥れを抑制し高信頼性のコンタクトを実現
することにある。
[発明の構成] (課題を解決するための手段) 上記目的を達成するために、本発明による半導体装置は
、コンタクトホールの側壁と前記コンタクトホールの底
面とを覆い、少なくとも1つの導電材料からなる第1の
導電膜と、この第1の導電膜で覆われたコンタクトポー
ルの内部に埋め込まれた第2の材料と、前記第1の導電
膜と前記第2の材料とで埋め込まれたコンタクトホール
上に形成された第3の導電膜とを有することを特徴とす
る。
また、本発明による半導体装置の製造方法は、導電層上
に形成された絶縁膜にコンタクトホールを形成する工程
と、少なくともコンタクトホール内部が残るように前記
コンタクトホールの側壁の絶縁膜と前記コンタクトホー
ルの底面の導電層とを少なくとも1つの導電材料からな
る第1の導電膜で覆う工程と、前記第1の導電膜を、前
記コンタクトホールの側壁と前記コンタクトホールの底
面とにのみ残して除去する工程と、前記絶縁膜上と、前
記第1の導電膜で覆われた前記コンタクトホールの側壁
と前記コンタクトホールの底面とに第2の材料を形成し
、前記コンタクトホール内部を埋め込む工程と、前記コ
ンタクトホールの内部以外に形成された第2の材料を除
去する工程と、前記絶縁膜上と前記第1の導電膜上と前
記第2の材料上とに第3の導電膜を形成する工程とを具
備すること、あるいは、導電層上に形成された絶縁膜に
コンタクトホールを形成する工程と、少なくともコンタ
クトホール内部か残るように前記コンタクトホールの側
壁の絶縁膜と前記コンタクトホールの底面の導電層とを
少なくとも1つの導電+a料からなる第1の導電膜で覆
う工程と、前記第1の導電膜で覆われた前記コンタクト
ホールの側壁と前記コンタクトホールの底面とに第2の
材料を形成し、前記コンタクトホール内部を埋め込む工
程と、前記コンタクトホールの内部以外に形成された第
2の材料を除去する工程と、前記コンタクトホールの内
部以外に形成された第1の導電膜を除去する工程と、前
記絶縁膜上と前記第1の導電膜上と前記第2の材料上と
に第3の導電膜を形成する工程とを具備することを特徴
とする。
(作用) 上記のような半導体装置およびその製造法においては、
第1の導電膜で覆われたコンタクトホールの内部を膜応
力の低い第2の材料で埋め込んているため、膜剥れを生
しることがない。また、第1の導電膜としては、主に金
属を用いるので、低コンタクト抵抗が得られる。また、
第1の導電膜及び第2の材料の形成に際し、下地材料に
対する選択性を考慮する必要がない。
(実施例) 以下、図面を参照して本発明に係る半導体装置およびそ
の製造方法について説明する。
まず、本発明に係る半導体装置の製造方法の第1の実施
例と本発明に係る半導体装置について説明する。
第1図(a)に示すように、導電層である拡散層1の形
成された半導体基板2上に、絶縁膜3を堆積した後、選
択的にエツチングすることによりコンタクホールを形成
する。そして、DCマグネトロンスパッタリングにより
、絶縁膜3上とコンタクトホール内部とに厚さ500人
のチタン4を堆積し、さらに、厚さ1000人の窒化チ
タン5を堆積する。このチタン4と窒化チタン5とは、
半導体基板2とこの後に形成されるタングステンとの固
相反応を抑制するためのバリア層として用いている。こ
の後、減圧CVD法により、タングステン6を厚さ20
00人堆積する。ここでは、これらチタン4と窒化チタ
ン5とタングステン6とが第1の導電膜を形成している
次に、同図(b)に示すように、平坦性に優れたフォト
レジストを塗布し、現像液を用いてコンタクトホール内
部にのみフォトレジスト7を残こす。
次に、同図(C)に示すように、薬液によりコンタクト
ホール以外の部分の第1の導電膜すなわちタングステン
6、窒化チタン5.チタン4を除去した後、フォトレジ
スト7を除去する。
次に、同図(d)に示すように、第2の材料であるボリ
ンリコン8を減圧CVD法により厚さ6000人堆積す
る。続いて、CD E (ChemicalDry E
tching)を用いてタングステン6が形成されたコ
ンタクトホール内部以外の部分のポリンリコンをエツチ
ングする。
次に、同図(e)に示すように、DCマグネトロンスパ
ッタリングによりチタン9と窒化チタン10とを堆積し
、さらに、DCマグネトロンスパッタリングによりシリ
コンと銅とを含有するAl1層11を堆積した。このチ
タン9が第3の導電膜である。
最後に、フォトリソグラフィー技術とRIE(Reac
tive ion Etching)により、シリコン
と銅とを含有するAρ11.窒化チタン10.チタン9
の3層膜をパターニングし、所望の配線パターンが形成
される。
以上の工程により、コンタクトホール内部が第1の導電
膜と第2の材料と埋め込まれた構造の半導体装置が得ら
れる。
次に、第2図を用いて、本発明に係る半導体装置の製造
方法の第2の実施例を説明する。
第2図(a)に示すように、拡散層21の形成された半
導体基板22上に、絶縁膜23を堆積した後、選択的に
エツチングすることによりコンタクホールを形成する。
そして、DCマグネトロンスパッタリングにより、絶縁
膜23上とコンタクトホール内部とに厚さ500人のチ
タン24を堆積し、さらに、厚さ1000人の窒化チタ
ン25を堆積する。
この後、減圧CVD法により、厚さ2000人のタング
ステン26を堆積する。ここでは、これらチタン24と
窒化チタン25とタングステン26とが第1の導電膜を
形成している。
次に、同図(b)に示すように、減圧CVD法により全
面に第2の材料であるポリシリコン27を厚さ6000
人堆積する。
次に、同図(C)に示すように、CDEにより、第2の
材料であるポリシリコン27をコンタクトホール内部に
のみ残してエツチング除去する。
次に、同図(d)に示すように、薬液によりコンタクト
ホール側壁・底部以外の第1の導電膜すなわちタングス
テン、窒化チタン、チタンを除去する。
次に、同図<e>に示すように、DCマグネトロンスパ
ッタリングによりチタン28と窒化チタン29とを堆積
し、さらに、DCマグネトロンスパッタリングによりシ
リコンと銅とを含有するAN30を堆積した。
最後に、フォトリソグラフィー技術とRIEにより、シ
リコンと銅とを含有するAl30.窒化チタン29.チ
タン28の3層膜をバターニングし、所望の配線パター
ンが形成される。
本実施例の半導体装置では、タングステンで覆われたコ
ンタクトホールの内部に埋め込む第2の材料として不純
物を含まないポリシリコンを用いた。このポリシリコン
は導電性を持たないか、コンタクトホールの側壁および
底面はタングステンで覆われており、このタングステン
で下地の導電層とのコンタクトを十分にとることができ
る。
なお、第1の導電膜で覆われたコンタクトホールの内部
に埋ぬ込む第2の材料としては、LPD (Lequi
d Phase Deposition )法や5OG
(SpIn On Grass )法によって形成され
る5i02膜を用いてもよい。また、第2の材料は、燐
・ボロン・ひ素などのうち1つの元素を含むシリコン酸
化物であってもよい。このように第2の材料にはさまざ
まなものを使用することができるが、膜応力による膜剥
れを防ぐために、第2の材料としては、膜応力の低い材
料を用いることが有効である。
さらに、第1の導電膜は、タングステンに限られるもの
ではない。たたし、下層の導電層とのコンタクトを完全
にとるために、堆積の際にカバレッジ(被覆性)に問題
のない材料を用いることが必要である。
なお、上記実施例においては、半導体基板に形成された
拡散層とその上層の配線とのコンタクトをとる場合の埋
め込みについて述べた。しかし、下層の配線と上層の配
線とのコンタクトをとるためのいわゆるヴイア孔(〜1
a−hole)の埋め込みについても本発明を適用する
ことができる。
[発明の効果] 以上、説明したように、本発明の半導体装置およびその
製造方法によれば、コンタクホールの深さや下地材料に
影響されない、低コンタクト抵抗を実現し、かつ、膜応
力による膜剥れを抑制し高信頼性のコンタクトを得るこ
とが可能である。
【図面の簡単な説明】
第1図は、本発明に係る半導体装置の製造方法の第1の
実施例と本発明の半導体装置を説明するための断面図、
第2図は、本発明に係る半導体装置の製造方法の第2の
実施例を説明するための断面図、第3図は、従来技術で
あるブランケット法を説明するための断面図である。

Claims (3)

    【特許請求の範囲】
  1. (1)コンタクトホールの側壁と前記コンタクトホール
    の底面とを覆い、少なくとも1つの導電材料からなる第
    1の導電膜と、 この第1の導電膜で覆われたコンタクトホールの内部に
    埋め込まれた第2の材料と、 前記第1の導電膜と前記第2の材料とで埋め込まれたコ
    ンタクトホール上に形成された第3の導電膜とを有する
    ことを特徴とする半導体装置。
  2. (2)導電層上に形成された絶縁膜にコンタクトホール
    を形成する工程と、 少なくともコンタクトホール内部が残るように前記コン
    タクトホールの側壁の絶縁膜と前記コンタクトホールの
    底面の導電層とを少なくとも1つの導電材料からなる第
    1の導電膜で覆う工程と、前記第1の導電膜を、前記コ
    ンタクトホールの側壁と前記コンタクトホールの底面と
    にのみ残して除去する工程と、 前記絶縁膜上と、前記第1の導電膜で覆われた前記コン
    タクトホールの側壁と前記コンタクトホールの底面とに
    第2の材料を形成し、前記コンタクトホール内部を埋め
    込む工程と、 前記コンタクトホールの内部以外に形成された第2の材
    料を除去する工程と、 前記絶縁膜上と前記第1の導電膜上と前記第2の材料上
    とに第3の導電膜を形成する工程とを具備することを特
    徴とする半導体装置の製造方法。
  3. (3)導電層上に形成された絶縁膜にコンタクトホール
    を形成する工程と、 少なくともコンタクトホール内部が残るように前記コン
    タクトホールの側壁の絶縁膜と前記コンタクトホールの
    底面の導電層とを少なくとも1つの導電材料からなる第
    1の導電膜で覆う工程と、前記第1の導電膜で覆われた
    前記コンタクトホールの側壁と前記コンタクトホールの
    底面とに第2の材料を形成し、前記コンタクトホール内
    部を埋め込む工程と、 前記コンタクトホールの内部以外に形成された第2の材
    料を除去する工程と、 前記コンタクトホールの内部以外に形成された第1の導
    電膜を除去する工程と、 前記絶縁膜上と前記第1の導電膜上と前記第2の材料上
    とに第3の導電膜を形成する工程とを具備することを特
    徴とする半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567987A (en) * 1992-12-30 1996-10-22 Samsung Electronics Co., Ltd. Semiconductor device having a multi-layer metallization structure
US5675186A (en) * 1994-05-31 1997-10-07 Advanced Micro Devices, Inc. Construction that prevents the undercut of interconnect lines in plasma metal etch systems
US5714804A (en) * 1994-12-29 1998-02-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact structure in integrated semiconductor devices
US6291340B1 (en) 1992-06-12 2001-09-18 Micron Technology, Inc. Method of forming low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291340B1 (en) 1992-06-12 2001-09-18 Micron Technology, Inc. Method of forming low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6624517B1 (en) 1992-06-12 2003-09-23 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6632736B2 (en) 1992-06-12 2003-10-14 Micron Technology, Inc. Method of forming low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6861351B2 (en) 1992-06-12 2005-03-01 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6881667B2 (en) 1992-06-12 2005-04-19 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6903010B2 (en) 1992-06-12 2005-06-07 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US6953743B2 (en) 1992-06-12 2005-10-11 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US7009298B2 (en) 1992-06-12 2006-03-07 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US5567987A (en) * 1992-12-30 1996-10-22 Samsung Electronics Co., Ltd. Semiconductor device having a multi-layer metallization structure
US5675186A (en) * 1994-05-31 1997-10-07 Advanced Micro Devices, Inc. Construction that prevents the undercut of interconnect lines in plasma metal etch systems
US5714804A (en) * 1994-12-29 1998-02-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact structure in integrated semiconductor devices

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