JPH07112006B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07112006B2 JPH07112006B2 JP63109664A JP10966488A JPH07112006B2 JP H07112006 B2 JPH07112006 B2 JP H07112006B2 JP 63109664 A JP63109664 A JP 63109664A JP 10966488 A JP10966488 A JP 10966488A JP H07112006 B2 JPH07112006 B2 JP H07112006B2
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- forming
- trench
- oxide film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にトレンチ素
子分離層形成工程を含む半導体装置の製造方法に関す
る。
子分離層形成工程を含む半導体装置の製造方法に関す
る。
半導体集積回路の微細化に伴い、素子分離においては、
トレンチによる素子分離が有効な手段となっている。例
えばバイポーラ集積回路では、素子間分離を目的とした
深いトレンチ、エミッタ・コレクタ分離などの電極分離
を目的とした、浅いトレンチがある。従来の深さの異な
るシリコントレンチの形成方法を図面を参照し説明す
る。
トレンチによる素子分離が有効な手段となっている。例
えばバイポーラ集積回路では、素子間分離を目的とした
深いトレンチ、エミッタ・コレクタ分離などの電極分離
を目的とした、浅いトレンチがある。従来の深さの異な
るシリコントレンチの形成方法を図面を参照し説明す
る。
第３図（ａ）〜（ｅ）は従来の半導体装置のトレンチ素
子分離層の形成方法を説明するための工程順に示した半
導体チップの断面図である。
子分離層の形成方法を説明するための工程順に示した半
導体チップの断面図である。
まず、第３図（ａ）に示すように、半導体基板１上に酸
化膜２を熱酸化もしくは化学気相成長法（以下CVD法と
記す）により形成する。次に、ホトリソグラフィ技術を
用いてトレンチエッチング用の酸化膜を形成する。この
マスクを用い、反応ガスとして例えばCl2あるいはCBrF3
を使用した反応性イオンエッチング法（以下RIE法と記
す）により深さ５μｍ程度、幅１μｍ程度のトレンチ３
を形成する。
化膜２を熱酸化もしくは化学気相成長法（以下CVD法と
記す）により形成する。次に、ホトリソグラフィ技術を
用いてトレンチエッチング用の酸化膜を形成する。この
マスクを用い、反応ガスとして例えばCl2あるいはCBrF3
を使用した反応性イオンエッチング法（以下RIE法と記
す）により深さ５μｍ程度、幅１μｍ程度のトレンチ３
を形成する。
次に、第３図（ｂ）に示すように、ホトレジスト21のマ
スクを形成する。
スクを形成する。
次に、第３図（ｃ）に示すように、ホトレジスト21をマ
スクとして、まず酸化膜２をエッチングする。酸化膜２
をマスクに用い、反応ガスとして、例えばCl2あるいはC
BrF3を使用したRIE法により深さ２μｍ程度、幅１μｍ
程度のトレンチ４を掘る。これにより深さの異なる２つ
のトレンチが形成される。
スクとして、まず酸化膜２をエッチングする。酸化膜２
をマスクに用い、反応ガスとして、例えばCl2あるいはC
BrF3を使用したRIE法により深さ２μｍ程度、幅１μｍ
程度のトレンチ４を掘る。これにより深さの異なる２つ
のトレンチが形成される。
次に、第３図（ｄ）に示すように、熱酸化して数10〜10
0nm程度の熱酸化膜５を形成する。次に、ステップカバ
レージの良好な減圧または常圧のCVD法によりCVD酸化膜
６を形成する。これによりトレンチ3,4は酸化物で完全
に埋められる。
0nm程度の熱酸化膜５を形成する。次に、ステップカバ
レージの良好な減圧または常圧のCVD法によりCVD酸化膜
６を形成する。これによりトレンチ3,4は酸化物で完全
に埋められる。
次に、第３図（ｅ）に示すように、半導体基板１の表面
が露出するまで平坦化エッチングを行う。
が露出するまで平坦化エッチングを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
上述した従来の深さの異なるトレンチ素子分離構造の形
成方法は、改めて行うレジスト工程において、既存のト
レンチにホトレジストが入り込み、入り込んだホトレジ
スト料を完全に剥離するのが困難であるという欠点と、
新しいトレンチのエッチング工程において、既存のトレ
ンチには、マスク酸化膜が形成されていないので、既存
のトレンチもエッチングされ、より深くなるという欠点
がある。
成方法は、改めて行うレジスト工程において、既存のト
レンチにホトレジストが入り込み、入り込んだホトレジ
スト料を完全に剥離するのが困難であるという欠点と、
新しいトレンチのエッチング工程において、既存のトレ
ンチには、マスク酸化膜が形成されていないので、既存
のトレンチもエッチングされ、より深くなるという欠点
がある。
本発明の半導体装置の製造方法は、半導体基板表面に素
子分離用の第１の溝を掘る工程と、熱酸化により上記第
１の溝の表面に熱酸化膜を形成する工程と、CVD法を用
いて上記第１の溝を埋めかつ上記半導体基板表面を覆う
ように第１の絶縁膜を形成する工程と、上記第１の絶縁
膜に素子分離用溝形成のための開口部を形成する工程
と、上記第１の絶縁膜をマスクにして上記半導体基板表
面に上記第１の溝とは深さの異なる第２の溝を形成する
工程と、CVD法を用いて上記第２のを埋めかつ上記第１
の絶縁膜表面を覆うように第２の絶縁膜を形成する工程
と、上記第２の絶縁膜および上記第１の絶縁膜をエッチ
バックして上記第１の溝内のみに第１の溝を充填する第
１の絶縁膜を残置して上記第２の溝内のみに第２の溝を
充填する第２の絶縁膜を残置する工程とを含んで構成さ
れる。
子分離用の第１の溝を掘る工程と、熱酸化により上記第
１の溝の表面に熱酸化膜を形成する工程と、CVD法を用
いて上記第１の溝を埋めかつ上記半導体基板表面を覆う
ように第１の絶縁膜を形成する工程と、上記第１の絶縁
膜に素子分離用溝形成のための開口部を形成する工程
と、上記第１の絶縁膜をマスクにして上記半導体基板表
面に上記第１の溝とは深さの異なる第２の溝を形成する
工程と、CVD法を用いて上記第２のを埋めかつ上記第１
の絶縁膜表面を覆うように第２の絶縁膜を形成する工程
と、上記第２の絶縁膜および上記第１の絶縁膜をエッチ
バックして上記第１の溝内のみに第１の溝を充填する第
１の絶縁膜を残置して上記第２の溝内のみに第２の溝を
充填する第２の絶縁膜を残置する工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半導体基板１の上に
酸化膜２を熱酸化もしくはCVD法により形成する。ホト
リソグラフィ技術を用いて酸化膜２をエッチングして酸
化膜のマスクを形成する。この酸化膜のマスクを用い、
反応ガスとして、例えばCl2あるいはCBrF3を使用したRI
E法により深さ５μｍ程度、幅１μｍ程度のトレンチ３
を形成する。
酸化膜２を熱酸化もしくはCVD法により形成する。ホト
リソグラフィ技術を用いて酸化膜２をエッチングして酸
化膜のマスクを形成する。この酸化膜のマスクを用い、
反応ガスとして、例えばCl2あるいはCBrF3を使用したRI
E法により深さ５μｍ程度、幅１μｍ程度のトレンチ３
を形成する。
次に、第１図（ｂ）に示すように、熱酸化して数10〜数
100nm程度の厚さの熱酸化膜５を形成し、さらに減圧も
しくは常圧のステップガバレッジの良好な減圧もしくは
常圧のCVD法により、CVD酸化膜６を堆積してトレンチ３
を完全に埋める。
100nm程度の厚さの熱酸化膜５を形成し、さらに減圧も
しくは常圧のステップガバレッジの良好な減圧もしくは
常圧のCVD法により、CVD酸化膜６を堆積してトレンチ３
を完全に埋める。
次に、第１図（ｃ）に示すように、ホトリソグラフィ技
術を用いてCVD酸化膜６及び熱酸化膜５をエッチングし
て開口部を形成する。次に、CVD酸化膜６をマスクに用
い、反応ガスとしてCl2あるいはCBrF3を使用したRIE法
により深さ２μｍ程度、幅１μｍ程度のトレンチ４を形
成する。次に、熱酸化して厚さ100nm程度の熱酸化膜７
を形成した後、ステップカバレッジの良好な減圧もしく
は常圧のCVD法によりCVD酸化膜８を堆積してトレンチ４
を完全に酸化物で埋める。
術を用いてCVD酸化膜６及び熱酸化膜５をエッチングし
て開口部を形成する。次に、CVD酸化膜６をマスクに用
い、反応ガスとしてCl2あるいはCBrF3を使用したRIE法
により深さ２μｍ程度、幅１μｍ程度のトレンチ４を形
成する。次に、熱酸化して厚さ100nm程度の熱酸化膜７
を形成した後、ステップカバレッジの良好な減圧もしく
は常圧のCVD法によりCVD酸化膜８を堆積してトレンチ４
を完全に酸化物で埋める。
次に、第１図（ｅ）に示すように、半導体基板１の表面
が露出するまで平坦化エッチバックを行う。
が露出するまで平坦化エッチバックを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第２図（ａ）に示すように、半導体基板１上に酸
化膜２を熱酸化もしくはCVD法により形成し、ホトリソ
グラフィ技術を用いて酸化膜をエッチングしてマスクを
形成する。このマスクを用いて反応ガスとして、例えば
Cl2あるいはCBrF3を用いたRIE法により深さ５μｍ程
度、幅１μｍ程度のトレンチ３を形成する。
化膜２を熱酸化もしくはCVD法により形成し、ホトリソ
グラフィ技術を用いて酸化膜をエッチングしてマスクを
形成する。このマスクを用いて反応ガスとして、例えば
Cl2あるいはCBrF3を用いたRIE法により深さ５μｍ程
度、幅１μｍ程度のトレンチ３を形成する。
次に、第２図（ｂ）に示すように、熱酸化して厚さ数10
〜数100nm程度の熱酸化膜５を形成する。次に、ステッ
プカバレッジの良い減圧もしくは常圧のCVD法によりCVD
窒化膜９を数10〜数100nm程度の厚さに形成する。次に
ステップカバレッジの非常に良好なホウリン珪酸ガラス
（以下BPSGと記す）膜を成長するため、テトラエチルオ
ルソシリケイト（以下TEOSと記す）を用いた減圧CVD法
によりBPSG膜10を堆積してトレンチ43を完全に埋める。
〜数100nm程度の熱酸化膜５を形成する。次に、ステッ
プカバレッジの良い減圧もしくは常圧のCVD法によりCVD
窒化膜９を数10〜数100nm程度の厚さに形成する。次に
ステップカバレッジの非常に良好なホウリン珪酸ガラス
（以下BPSGと記す）膜を成長するため、テトラエチルオ
ルソシリケイト（以下TEOSと記す）を用いた減圧CVD法
によりBPSG膜10を堆積してトレンチ43を完全に埋める。
次に、第２図（ｃ）に示すように、ホトリソグラフィ技
術を用いてBPSG膜10、CVD窒化膜９、熱酸化膜５、酸化
膜２を順次エッチングしてマスクを形成する。これをマ
スクに用い、例えば反応ガスとしてCl2あるいはCBrF3を
用いたRIE法により深さ２μｍ程度、幅１μｍ程度のト
レンチ４を形成する。
術を用いてBPSG膜10、CVD窒化膜９、熱酸化膜５、酸化
膜２を順次エッチングしてマスクを形成する。これをマ
スクに用い、例えば反応ガスとしてCl2あるいはCBrF3を
用いたRIE法により深さ２μｍ程度、幅１μｍ程度のト
レンチ４を形成する。
次に、第２図（ｄ）に示すように、熱酸化して厚さ数10
〜数100nm程度の熱酸化膜11を形成した後、ステップガ
バレッジの良好な減圧または常圧のCVD法により100nm程
度の厚さのCVD窒化膜12を形成する。次に、ステップカ
バレッジの非常に良好なBPSG膜13をTEOSを用いた減圧CV
D法により形成する。
〜数100nm程度の熱酸化膜11を形成した後、ステップガ
バレッジの良好な減圧または常圧のCVD法により100nm程
度の厚さのCVD窒化膜12を形成する。次に、ステップカ
バレッジの非常に良好なBPSG膜13をTEOSを用いた減圧CV
D法により形成する。
次に、第２図（ｅ）に示すように、半導体基板１の表面
が露出するため平坦化エッチングを行う。
が露出するため平坦化エッチングを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
この実施例においてTESOを用い、減圧のCVD法で形成し
たBPSG膜は減圧又は常圧のCVD法で形成した酸化膜より
も、ステップカバレッジが良好で、トレンチへの埋込み
が容易であるという利点がある。
たBPSG膜は減圧又は常圧のCVD法で形成した酸化膜より
も、ステップカバレッジが良好で、トレンチへの埋込み
が容易であるという利点がある。
以上説明したように、本発明は、トレンチを形成するエ
ッチング工程と、形成されたトレンチに絶縁膜を埋込む
絶縁膜の成膜工程と、その絶縁膜をマスクとして既存の
トレンチとは、深さの異なるトレンチを形成するための
エッチング工程を行い、深さの異なるトレンチ素子分離
構造を形成することにより、従来の深さの異なるトレン
チ素子分離構造の形成方法において問題となっている改
めて行うレジスト工程において、既存のトレンチにレジ
スト材料が入り込み、入り込んだレジスト材料を完全に
剥離するのが困難であるという欠点と、さらに新しいト
レンチのエッチング工程において、既存のトレンチには
マスク酸化膜が形成されていないので、新しいトレンチ
のエッチング工程を行う際、既存のトレンチもエッチン
グ工程が施されより深くなってしまうという欠点を解決
することができるという効果を有する。
ッチング工程と、形成されたトレンチに絶縁膜を埋込む
絶縁膜の成膜工程と、その絶縁膜をマスクとして既存の
トレンチとは、深さの異なるトレンチを形成するための
エッチング工程を行い、深さの異なるトレンチ素子分離
構造を形成することにより、従来の深さの異なるトレン
チ素子分離構造の形成方法において問題となっている改
めて行うレジスト工程において、既存のトレンチにレジ
スト材料が入り込み、入り込んだレジスト材料を完全に
剥離するのが困難であるという欠点と、さらに新しいト
レンチのエッチング工程において、既存のトレンチには
マスク酸化膜が形成されていないので、新しいトレンチ
のエッチング工程を行う際、既存のトレンチもエッチン
グ工程が施されより深くなってしまうという欠点を解決
することができるという効果を有する。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｅ）はそれ
ぞれ本発明の第１及び第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）〜
（ｅ）は従来の半導体装置のトレンチ素子分離層の形成
方法を説明するための工程順に示した半導体チップの断
面図である。 １…半導体基板、２…酸化膜、3,4…トレンチ、５…熱
酸化膜、６…CVD酸化膜、７…熱酸化膜、８…CVD酸化
膜、９…CVD窒化膜、10…BPSG膜、11…熱酸化膜、12…C
VD窒化膜、13…BPSG膜、21…ホトレジスト。
ぞれ本発明の第１及び第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）〜
（ｅ）は従来の半導体装置のトレンチ素子分離層の形成
方法を説明するための工程順に示した半導体チップの断
面図である。 １…半導体基板、２…酸化膜、3,4…トレンチ、５…熱
酸化膜、６…CVD酸化膜、７…熱酸化膜、８…CVD酸化
膜、９…CVD窒化膜、10…BPSG膜、11…熱酸化膜、12…C
VD窒化膜、13…BPSG膜、21…ホトレジスト。
Claims (1)
- 【請求項１】半導体基板表面に素子分離用の第１の溝を
掘る工程と、熱酸化により前記第１の溝の表面に熱酸化
膜を形成する工程と、CVD法を用いて前記第１の溝を埋
めかつ前記半導体基板表面を覆うように第１の絶縁膜を
形成する工程と、前記第１の絶縁膜に素子分離用溝形成
のための開口部を形成する工程と、前記第１の絶縁膜を
マスクにして前記半導体基板表面に前記第１の溝とは深
さの異なる第２の溝を形成する工程と、CVD法を用いて
前記第２のを埋めかつ前記第１の絶縁膜表面を覆うよう
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜お
よび前記第１の絶縁膜をエッチバックして前記第１の溝
内のみに該第１の溝を充填する該第１の絶縁膜を残置し
て前記第２の溝内のみに該第２の溝を充填する該第２の
絶縁膜を残置する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109664A JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109664A JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278742A JPH01278742A (ja) | 1989-11-09 |
| JPH07112006B2 true JPH07112006B2 (ja) | 1995-11-29 |
Family
ID=14516035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109664A Expired - Fee Related JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112006B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273244B1 (ko) * | 1997-11-27 | 2001-01-15 | 김영환 | 반도체소자의분리영역제조방법 |
| KR100370172B1 (ko) * | 2001-03-19 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-05-02 JP JP63109664A patent/JPH07112006B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01278742A (ja) | 1989-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |