JPH01278742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01278742A JPH01278742A JP10966488A JP10966488A JPH01278742A JP H01278742 A JPH01278742 A JP H01278742A JP 10966488 A JP10966488 A JP 10966488A JP 10966488 A JP10966488 A JP 10966488A JP H01278742 A JPH01278742 A JP H01278742A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にトレンチ素
子分離層形成工程を含む半導体装置の製造方法に関する
。
子分離層形成工程を含む半導体装置の製造方法に関する
。
半導体集積回路の微細化に伴い、素子分離においては、
トレンチによる素子分離が有効な手段となっている。例
えばバイポーラ集積回路では、素子間分離を目的とした
深いトレンチ、エミッタ・コレクタ分離などの電極分離
を目的とした、浅いトレンチがある。従来の深さの異な
るシリコントレンチの形成方法を図面を参照し説明する
。
トレンチによる素子分離が有効な手段となっている。例
えばバイポーラ集積回路では、素子間分離を目的とした
深いトレンチ、エミッタ・コレクタ分離などの電極分離
を目的とした、浅いトレンチがある。従来の深さの異な
るシリコントレンチの形成方法を図面を参照し説明する
。
第３図（ａ）〜（ｅ）は従来の半導体装置のトレンチ素
子分離層の形成方法を説明するための工程順に示した半
導体チップの断面図である。
子分離層の形成方法を説明するための工程順に示した半
導体チップの断面図である。
まず、第３図（ａ）に示すように、半導体基板１上に酸
化膜２を熱酸化もしくは化学気相成長法（以下ＣＶＤ法
と記す）により形成する。次に、ホトリソグラフィ技術
を用いてトレンチエツチング用の酸化膜を形成する。こ
のマスクを用い、反応ガスとして例えばＣｅ２あるいは
ＣＢｒＦ３を使用した反応性イオンエツチング法（以下
ＲＩＥ法と記す）により深さ５μｍ程度、幅１μｍ程度
のトレンチ３を形成する。
化膜２を熱酸化もしくは化学気相成長法（以下ＣＶＤ法
と記す）により形成する。次に、ホトリソグラフィ技術
を用いてトレンチエツチング用の酸化膜を形成する。こ
のマスクを用い、反応ガスとして例えばＣｅ２あるいは
ＣＢｒＦ３を使用した反応性イオンエツチング法（以下
ＲＩＥ法と記す）により深さ５μｍ程度、幅１μｍ程度
のトレンチ３を形成する。
次に、第３図（ｂ）に示すように、ホトレジスト２１の
マスクを形成する。
マスクを形成する。
次に、第３図（ｃ）に示すように、ホトレジスト２１を
マスクとして、まず酸化膜２をエツチングする。酸化膜
２をマスクに用い、反応ガスとして、例えばＣ２□ある
いはＣＢｒＦ３を使用したＲＩＥ法により深さ２μｍ程
度、幅１μｍ程度のトレンチ４を掘る。これにより深さ
の異なる２つのトレンチが形成される。
マスクとして、まず酸化膜２をエツチングする。酸化膜
２をマスクに用い、反応ガスとして、例えばＣ２□ある
いはＣＢｒＦ３を使用したＲＩＥ法により深さ２μｍ程
度、幅１μｍ程度のトレンチ４を掘る。これにより深さ
の異なる２つのトレンチが形成される。
次に、第３図（ｄ）に示すように、熱酸化して数１０〜
１１００ｎ程度の熱酸化膜５を形成する。次に、ステッ
プカバレージの良好な減圧または常圧のＣＶＤ法により
ＣＶＤ酸化膜６を形成する。これによりトレンチ３，４
は酸化物で完全に埋められる。
１１００ｎ程度の熱酸化膜５を形成する。次に、ステッ
プカバレージの良好な減圧または常圧のＣＶＤ法により
ＣＶＤ酸化膜６を形成する。これによりトレンチ３，４
は酸化物で完全に埋められる。
次に、第３図（ｅ）に示すように、半導体基板１の表面
が露出するまで平坦化エツチングを行う。
が露出するまで平坦化エツチングを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
上述した従来の深さの異なるトレンチ素子分離構造の形
成方法は、改めて行うレジスト工程において、既存のト
レンチにホトレジストが入り込み、入り込んだホトレジ
スト料を完全に剥雛するのが困難であるという欠点と、
新しいトレンチのエツチング工程において、既存のトレ
ンチには、マスク酸化膜が形成されていないので、既存
のトレンチもエツチングされ、より深くなるという欠点
がある。
成方法は、改めて行うレジスト工程において、既存のト
レンチにホトレジストが入り込み、入り込んだホトレジ
スト料を完全に剥雛するのが困難であるという欠点と、
新しいトレンチのエツチング工程において、既存のトレ
ンチには、マスク酸化膜が形成されていないので、既存
のトレンチもエツチングされ、より深くなるという欠点
がある。
本発明の半導体装置の製造方法は、半導体基板表面に素
子分離用の第１の溝を掘る工程と、熱酸化して全面に熱
酸化膜を形成する工程と、ＣＶ Ｄ法を用いて前記第１
の溝を埋めかつ前記半導体基板表面を覆うように絶縁膜
を堆積する工程と、前記絶縁膜に素子分離用溝形成のた
めの開口部を形成する工程と、前記絶縁膜をマスクにし
て前記半導体基板に前記第１の溝とは深さの異なる第２
の溝を形成する工程と、前記第２の溝を絶縁膜で埋める
工程とを含んで構成される。
子分離用の第１の溝を掘る工程と、熱酸化して全面に熱
酸化膜を形成する工程と、ＣＶ Ｄ法を用いて前記第１
の溝を埋めかつ前記半導体基板表面を覆うように絶縁膜
を堆積する工程と、前記絶縁膜に素子分離用溝形成のた
めの開口部を形成する工程と、前記絶縁膜をマスクにし
て前記半導体基板に前記第１の溝とは深さの異なる第２
の溝を形成する工程と、前記第２の溝を絶縁膜で埋める
工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半導体基板１の上に
酸化膜２を熱酸化もしくはＣＶＤ法により形成する。ホ
トリソグラフィ技術を用いて酸化膜２をエツチングして
酸化膜のマスクを形成する。この酸化膜のマスクを用い
、反応ガスとして、例えばＣｅ２あるいはＣＢｒＦ３を
使用したＲＩＥ法により深さ５μｍ程度、幅１μｍ程度
のトレンチ３を形成する。
酸化膜２を熱酸化もしくはＣＶＤ法により形成する。ホ
トリソグラフィ技術を用いて酸化膜２をエツチングして
酸化膜のマスクを形成する。この酸化膜のマスクを用い
、反応ガスとして、例えばＣｅ２あるいはＣＢｒＦ３を
使用したＲＩＥ法により深さ５μｍ程度、幅１μｍ程度
のトレンチ３を形成する。
次に、第１図（ｂ）に示すように、熱酸化して数１０〜
数１１００ｎ程度の厚さの熱酸化膜５を形成し、さらに
減圧もしくは常圧のステップカバレッジの良好な減圧も
しくは常圧のＣＶＤ法により、ＣＶＤ酸化膜６を堆積し
てトレンチ３を完全に埋める。
数１１００ｎ程度の厚さの熱酸化膜５を形成し、さらに
減圧もしくは常圧のステップカバレッジの良好な減圧も
しくは常圧のＣＶＤ法により、ＣＶＤ酸化膜６を堆積し
てトレンチ３を完全に埋める。
次に、第１図（ｃ）に示すように、ホトリソグラフィ技
術を用いてＣＶＤ酸化膜６及び熱酸化膜５をエツチング
して開口部を形成する。次に、ＣＶＤ酸化膜６をマスク
に用い、反応ガスとしてＣ１２あるいはＣ［ｔｒＦ３を
使用したＲ、ＩＥ法により深さ２μｍ程度、幅１μｍ程
度のトレンチ４を形成する。次に、熱酸化して厚さ１１
００ｎ程度の熱酸化膜７を形成した後、ステップカバレ
ッジの良好な減圧もしくは常圧のＣＶＤ法によりＣＶＤ
酸化膜８を堆積してトレンチ４を完全に酸化物で埋める
。
術を用いてＣＶＤ酸化膜６及び熱酸化膜５をエツチング
して開口部を形成する。次に、ＣＶＤ酸化膜６をマスク
に用い、反応ガスとしてＣ１２あるいはＣ［ｔｒＦ３を
使用したＲ、ＩＥ法により深さ２μｍ程度、幅１μｍ程
度のトレンチ４を形成する。次に、熱酸化して厚さ１１
００ｎ程度の熱酸化膜７を形成した後、ステップカバレ
ッジの良好な減圧もしくは常圧のＣＶＤ法によりＣＶＤ
酸化膜８を堆積してトレンチ４を完全に酸化物で埋める
。
次に、第１図（ｅ）に示すように、半導体基板１の表面
が露出するまで平坦化エッチバックを行う。
が露出するまで平坦化エッチバックを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第２図（ａ）に示すように、半導体基板１上に酸
化膜２を熱酸化もしくはＣＶＤ法により形成し、ホトリ
ソグラフィ技術を用いて酸化膜をエツチングしてマスク
を形成する。このマスクを用いて反応ガスとして、例え
ばＣ１２あるいはＣＢｒＦ３を用いたＲＩＥ法により深
さ５μｍ程度、幅１μｍ程度のトレンチ３を形成する。
化膜２を熱酸化もしくはＣＶＤ法により形成し、ホトリ
ソグラフィ技術を用いて酸化膜をエツチングしてマスク
を形成する。このマスクを用いて反応ガスとして、例え
ばＣ１２あるいはＣＢｒＦ３を用いたＲＩＥ法により深
さ５μｍ程度、幅１μｍ程度のトレンチ３を形成する。
次に、第２図（ｂ）に示すように、熱酸化して厚さ数１
０〜数１１００ｎ程度の熱酸化膜５を形成する。次に、
ステップカバレッジの良い減圧もしくは常圧のＣＶＤ法
によりＣＶＤ窒化膜９を数１０〜数１１００ｎ程度の厚
さに形成する。次にステップカバレッジの非常に良好な
ホウリン珪酸ガラス（以下ＢＰＳＧと記す）膜を成長す
るため、テトラエチルオルソシリケイト（以下ＴＥ○Ｓ
と記す）を用いた減圧ＣＶＤ法によりＢＰＳＧ膜１０全
１０してトレンチ４３を完全に埋める。
０〜数１１００ｎ程度の熱酸化膜５を形成する。次に、
ステップカバレッジの良い減圧もしくは常圧のＣＶＤ法
によりＣＶＤ窒化膜９を数１０〜数１１００ｎ程度の厚
さに形成する。次にステップカバレッジの非常に良好な
ホウリン珪酸ガラス（以下ＢＰＳＧと記す）膜を成長す
るため、テトラエチルオルソシリケイト（以下ＴＥ○Ｓ
と記す）を用いた減圧ＣＶＤ法によりＢＰＳＧ膜１０全
１０してトレンチ４３を完全に埋める。
次に、第２図（ｃ）に示すように、ホトリソグラフィ技
術を用いてＢＰＳＧ膜１０全１０Ｄ窒化膜９、熱酸化膜
５、酸化膜２を順次エツチングしてマスクを形成する。
術を用いてＢＰＳＧ膜１０全１０Ｄ窒化膜９、熱酸化膜
５、酸化膜２を順次エツチングしてマスクを形成する。
これをマスクに用い、例えば反応ガスとして Ｃｅ２あ
るいはＣＢｒＦ３を用いたＲＩＥ法により深さ２μｍ程
度、幅１μｍ程度のトレンチ４を形成する。
るいはＣＢｒＦ３を用いたＲＩＥ法により深さ２μｍ程
度、幅１μｍ程度のトレンチ４を形成する。
次に、第２図（ｄ）に示すように、熱酸化して厚さ数１
０〜数１１００ｎ程度の熱酸化膜１１を形成した後、ス
テップカバレッジの良好な減圧または常圧のＣＶＤ法に
より１１００ｎ程度の厚さのＣＶＤ窒化膜１２を形成す
る。次に、ステップカバレッジの非常に良好なりＰＳＧ
膜１３をＴＥＯＳを用いた減圧ＣＶＤ法により形成する
。
０〜数１１００ｎ程度の熱酸化膜１１を形成した後、ス
テップカバレッジの良好な減圧または常圧のＣＶＤ法に
より１１００ｎ程度の厚さのＣＶＤ窒化膜１２を形成す
る。次に、ステップカバレッジの非常に良好なりＰＳＧ
膜１３をＴＥＯＳを用いた減圧ＣＶＤ法により形成する
。
次に、第２図（ｅ）に示すように、半導体基板１０表面
が露出するため平坦化エツチングを行う。
が露出するため平坦化エツチングを行う。
以上の工程により深さの異なるトレンチ素子分離層が形
成される。
成される。
この実施例においてＴＥＯＳを用い、減圧のＣＶＤ法で
形成したＢＰＳＧ膜は減圧又は常圧のＣＶＤ法で形成し
た酸化膜よりも、ステップカバレッジが良好で、トレン
チへの埋込みが容易であるという利点がある。
形成したＢＰＳＧ膜は減圧又は常圧のＣＶＤ法で形成し
た酸化膜よりも、ステップカバレッジが良好で、トレン
チへの埋込みが容易であるという利点がある。
以上説明したように、本発明は、トレンチを形成するエ
ツチング工程と、形成されたトレンチに絶縁膜を埋込む
絶縁膜の成膜工程と、その絶縁膜をマスクとして既存の
トレンチとは、深さの異なるトレンチを形成するための
エツチング工程を行い、深さの異なるトレンチ素子分離
構造を形成することにより、従来の深さの異なるトレン
チ素子分離構造の形成方法において問題となっている改
めて行うレジスト工程において、既存のトレンチにレジ
スト材料が入り込み、入り込んだレジスト材料を完全に
剥離するのが困難であるという欠点と、さらに新しいト
レンチのエツチング工程において、既存のトレンチには
マスク酸化膜が形成されていないので、新しいトレンチ
のエツチング工程を行う際、既存のトレンチもエツチン
グ工程が施されより深くなってしまうという欠点を解決
することができるという効果を有する。
ツチング工程と、形成されたトレンチに絶縁膜を埋込む
絶縁膜の成膜工程と、その絶縁膜をマスクとして既存の
トレンチとは、深さの異なるトレンチを形成するための
エツチング工程を行い、深さの異なるトレンチ素子分離
構造を形成することにより、従来の深さの異なるトレン
チ素子分離構造の形成方法において問題となっている改
めて行うレジスト工程において、既存のトレンチにレジ
スト材料が入り込み、入り込んだレジスト材料を完全に
剥離するのが困難であるという欠点と、さらに新しいト
レンチのエツチング工程において、既存のトレンチには
マスク酸化膜が形成されていないので、新しいトレンチ
のエツチング工程を行う際、既存のトレンチもエツチン
グ工程が施されより深くなってしまうという欠点を解決
することができるという効果を有する。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｅ）はそれ
ぞれ本発明の第１及び第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）〜（
ｅ）は従来の半導体装置のトレンチ素子分離層の形成方
法を説明するための工程順に示した半導体チップの断面
図である。 １・・・半導体基板、２・・・酸化膜、３．４・・・ト
レンチ、５・・・熱酸化膜、６・・・ＣＶＤ酸化膜、７
・・・熱酸化膜、８・・・ＣＶＤ酸化膜、９・・・ＣＶ
Ｄ窒化膜、１０・・・ＢＰＳＧ膜、１１・・・熱酸化膜
、１２・・・ＣＶＤ窒化膜、１３・・・ＢＰＳＧ膜、２
１・・・ホトレジスト。 代理人 弁理士 内 原 晋 芳 １ 図 β ＣＶＤ５郵ピイヒ１９りＹ Ｍ １ 図 １０ＢＰ５６月９１ 月 ２ 図 １３ ＢＰＳＧ 、頂 元 ２ＵＺＪ 万 ３ 図 ６Ｃ１，／Ｄ星支イヒＳ、莞 万 Ｊ 図
ぞれ本発明の第１及び第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）〜（
ｅ）は従来の半導体装置のトレンチ素子分離層の形成方
法を説明するための工程順に示した半導体チップの断面
図である。 １・・・半導体基板、２・・・酸化膜、３．４・・・ト
レンチ、５・・・熱酸化膜、６・・・ＣＶＤ酸化膜、７
・・・熱酸化膜、８・・・ＣＶＤ酸化膜、９・・・ＣＶ
Ｄ窒化膜、１０・・・ＢＰＳＧ膜、１１・・・熱酸化膜
、１２・・・ＣＶＤ窒化膜、１３・・・ＢＰＳＧ膜、２
１・・・ホトレジスト。 代理人 弁理士 内 原 晋 芳 １ 図 β ＣＶＤ５郵ピイヒ１９りＹ Ｍ １ 図 １０ＢＰ５６月９１ 月 ２ 図 １３ ＢＰＳＧ 、頂 元 ２ＵＺＪ 万 ３ 図 ６Ｃ１，／Ｄ星支イヒＳ、莞 万 Ｊ 図
Claims (1)
- 半導体基板表面に素子分離用の第１の溝を掘る工程と
、熱酸化して全面に熱酸化膜を形成する工程と、ＣＶＤ
法を用いて前記第１の溝を埋めかつ前記半導体基板表面
を覆うように絶縁膜を堆積する工程と、前記絶縁膜に素
子分離用溝形成のための開口部を形成する工程と、前記
絶縁膜をマスクにして前記半導体基板に前記第１の溝と
は深さの異なる第２の溝を形成する工程と、前記第２の
溝を絶縁膜で埋める工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109664A JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109664A JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278742A true JPH01278742A (ja) | 1989-11-09 |
| JPH07112006B2 JPH07112006B2 (ja) | 1995-11-29 |
Family
ID=14516035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109664A Expired - Fee Related JPH07112006B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112006B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273244B1 (ko) * | 1997-11-27 | 2001-01-15 | 김영환 | 반도체소자의분리영역제조방법 |
| KR100370172B1 (ko) * | 2001-03-19 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-05-02 JP JP63109664A patent/JPH07112006B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273244B1 (ko) * | 1997-11-27 | 2001-01-15 | 김영환 | 반도체소자의분리영역제조방법 |
| KR100370172B1 (ko) * | 2001-03-19 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112006B2 (ja) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |