JPS61194767A - 相補型mos半導体装置の製造方法 - Google Patents
相補型mos半導体装置の製造方法Info
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- JPS61194767A JPS61194767A JP60033817A JP3381785A JPS61194767A JP S61194767 A JPS61194767 A JP S61194767A JP 60033817 A JP60033817 A JP 60033817A JP 3381785 A JP3381785 A JP 3381785A JP S61194767 A JPS61194767 A JP S61194767A
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型MOS半導体装置に関し、特に半導体装
置の素子分離領域の構造に関する。
置の素子分離領域の構造に関する。
相補型MOS(以下CMO9と略記する)半導体装置に
おいては、n MOSFET側に生じる寄生縦型npn
トランジスタ及びp MOSFETとnMOSFET(
7)間に生じる寄生の横型トランジスタにより寄生サイ
リスタが構成されることから、ラッチアップが発生する
。第4図は従来のCMOS半導体装置の断面図であるが
、この欠点を防止するため、選択酸化法を用いた従来例
では、図示するようにpウェルlOをはさんだp型領域
(n+拡散層11)とn型債域(p”拡散層12)をで
きるだけ離して配置する必要があった。
おいては、n MOSFET側に生じる寄生縦型npn
トランジスタ及びp MOSFETとnMOSFET(
7)間に生じる寄生の横型トランジスタにより寄生サイ
リスタが構成されることから、ラッチアップが発生する
。第4図は従来のCMOS半導体装置の断面図であるが
、この欠点を防止するため、選択酸化法を用いた従来例
では、図示するようにpウェルlOをはさんだp型領域
(n+拡散層11)とn型債域(p”拡散層12)をで
きるだけ離して配置する必要があった。
一方、各導電型領域内に形成された素子間を分離するに
際しても、従来の選択酸化法を用いた場合には、バーズ
・ピークの発生により微細化が制限される。このため、
近年、半導体基板表面に溝を形成し、これを絶縁膜で埋
め込んで素子間分離を行なう方法が提案されている。と
ころが、従来述べられている溝分離法は、ウェル分離の
ために必要とされる深い溝と、素子間分離のための浅く
広い溝に関して、それぞれ別個に論じられており、同一
半導体基板上に深さの異なる2種類の溝を共に形成する
方法に関しては知見がなかった。
際しても、従来の選択酸化法を用いた場合には、バーズ
・ピークの発生により微細化が制限される。このため、
近年、半導体基板表面に溝を形成し、これを絶縁膜で埋
め込んで素子間分離を行なう方法が提案されている。と
ころが、従来述べられている溝分離法は、ウェル分離の
ために必要とされる深い溝と、素子間分離のための浅く
広い溝に関して、それぞれ別個に論じられており、同一
半導体基板上に深さの異なる2種類の溝を共に形成する
方法に関しては知見がなかった。
CMOSにおいて、装置の微細化を一層進めるには、前
記の2種類の分離溝を同一半導体基板上に共に配置する
ことが有効である。しかし、この場合、次に示すような
問題点がある。
記の2種類の分離溝を同一半導体基板上に共に配置する
ことが有効である。しかし、この場合、次に示すような
問題点がある。
すなわち、ウェル分離のために用いる溝はウェルよりも
深く形成する必要があり、この深い溝を埋め込むために
は適応性の良好な堆積被膜を用いることが重要である。
深く形成する必要があり、この深い溝を埋め込むために
は適応性の良好な堆積被膜を用いることが重要である。
この要求を満たすものとして、従来は多結晶シリコンが
用いられている。一方、素子間分離のための浅い溝は一
般に複雑な形状を有し、かつ、比較的広い幅をもつため
、この材料を用いて前記の2種類の溝を同時に埋め込む
ことは工程上非常に困難であった。
用いられている。一方、素子間分離のための浅い溝は一
般に複雑な形状を有し、かつ、比較的広い幅をもつため
、この材料を用いて前記の2種類の溝を同時に埋め込む
ことは工程上非常に困難であった。
本発明の目的は、上記の0MOS特有のラッチアップを
防止し、かつ高集積度を有するCMOS半導体装置を提
供することである。
防止し、かつ高集積度を有するCMOS半導体装置を提
供することである。
本発明は、第1導電型の半導体基板内に形成された第2
導電型のウェル境界領域の第1導電型半導体基板上に、
ウェルの深さよりも深い溝と、半導体基板上の各導電型
領域内に形成された素子間を分離するための浅い溝が共
に存在し、かつ深い溝と浅い溝をそれぞれ異なった材料
の堆積被膜で埋め込んでいることを特徴とする。
導電型のウェル境界領域の第1導電型半導体基板上に、
ウェルの深さよりも深い溝と、半導体基板上の各導電型
領域内に形成された素子間を分離するための浅い溝が共
に存在し、かつ深い溝と浅い溝をそれぞれ異なった材料
の堆積被膜で埋め込んでいることを特徴とする。
上記のように、素子間分離のための浅い溝を形成するこ
とによりバーズビークの発生を防いで素子の微細化を可
能とし、同時に深い溝を形成してウェル分離を行なうこ
とによりCMOS半導体装置に発生する寄生サイリスタ
の生成によるラッチアップを防止する。
とによりバーズビークの発生を防いで素子の微細化を可
能とし、同時に深い溝を形成してウェル分離を行なうこ
とによりCMOS半導体装置に発生する寄生サイリスタ
の生成によるラッチアップを防止する。
以下、図面を参照して本発明の詳細な説明する。
第1実施例:
第1図は本発明のCMOS半導体装置の第1実施例の概
略断面図である0本実施例ではn型シリコン基板1の上
にpウェル10を形成し、この中にn+拡散層11を設
け、また、n型シリコン基板l内にp“拡散層12を設
け、さらにアイソレーションの目的でpウェルlOとn
型シリコン基板1の境界領域に深い分離溝5を設け、さ
らに基板1およびpウェル10の上面に形成された素子
間を分離するため浅い溝7を形成し、深い分離溝5には
テトラエチルオルト珪酸を用いて成長した酸化膜(以下
。
略断面図である0本実施例ではn型シリコン基板1の上
にpウェル10を形成し、この中にn+拡散層11を設
け、また、n型シリコン基板l内にp“拡散層12を設
け、さらにアイソレーションの目的でpウェルlOとn
型シリコン基板1の境界領域に深い分離溝5を設け、さ
らに基板1およびpウェル10の上面に形成された素子
間を分離するため浅い溝7を形成し、深い分離溝5には
テトラエチルオルト珪酸を用いて成長した酸化膜(以下
。
TE01膜という)6で埋め、浅い溝7はポロンリンガ
ラス(以下、BPSGという)8で埋めた構成となって
いる。
ラス(以下、BPSGという)8で埋めた構成となって
いる。
第2図(a)〜(+)は1本実施例の形成工程を示す断
面図である。
面図である。
第2図(a)に示すように、n型シリコン基板1を熱酸
化することにより基板lの表面上に二酸化シリコン膜2
を形成し、化学気相成長法によって多結晶シリコンI!
5!3を成長させた後、レジスト4をパターニングする
。
化することにより基板lの表面上に二酸化シリコン膜2
を形成し、化学気相成長法によって多結晶シリコンI!
5!3を成長させた後、レジスト4をパターニングする
。
次に、第2図(b)に示すように、通常の反応性イオン
エツチング法により、前記レジストパターン4をマスク
として、露出している多結晶シリコン膜3及びn型シリ
コン基板lに深さ4ないし5μsの溝5を形成し、その
後レジスト4を除去し、熱酸化により溝5の内面及び基
板表面上に二酸化シリコン膜2を形成する。
エツチング法により、前記レジストパターン4をマスク
として、露出している多結晶シリコン膜3及びn型シリ
コン基板lに深さ4ないし5μsの溝5を形成し、その
後レジスト4を除去し、熱酸化により溝5の内面及び基
板表面上に二酸化シリコン膜2を形成する。
次に、第2図(C)に示すように、溝5内及び基板表面
上に化学気相成長法によりTEO9膜6を堆積する。そ
の後1通常のトリフルオルメタンを用いる異方性エツチ
ング(以下、RrEという)により、基板表面上のTE
OS膜6を選択的に除去し、溝5内にのみTEO3膜6
が埋め込まれた構造を得る。
上に化学気相成長法によりTEO9膜6を堆積する。そ
の後1通常のトリフルオルメタンを用いる異方性エツチ
ング(以下、RrEという)により、基板表面上のTE
OS膜6を選択的に除去し、溝5内にのみTEO3膜6
が埋め込まれた構造を得る。
次に、第2図(d)に示すように、深い溝5で分離され
た各導電型領域の素子間分離領域のみを露出するような
レジストパターン4を形成する。その後、レジストパタ
ーン4をマスクとして、露出している多結晶シリコン3
及びシリコン基板lに、RIHにより深さ1−1.5μ
s程度の浅い溝7を形成する0次いでレジスト4を除去
し、溝7の内面及び基板表面上に熱酸化により二酸化シ
リコン膜2を形成して第2図(e)に示す構造を得る。
た各導電型領域の素子間分離領域のみを露出するような
レジストパターン4を形成する。その後、レジストパタ
ーン4をマスクとして、露出している多結晶シリコン3
及びシリコン基板lに、RIHにより深さ1−1.5μ
s程度の浅い溝7を形成する0次いでレジスト4を除去
し、溝7の内面及び基板表面上に熱酸化により二酸化シ
リコン膜2を形成して第2図(e)に示す構造を得る。
次に、第2図(f)に示すように、浅い溝7及び基板表
面上にBPSG 8を堆積した後、窒素ガス中で7ニー
ルを行ない、このBPSG膜8をリフローする。その後
、通常のRIHにより、基板表面上のBl)SG I!
IJ8を選択的に除去し、溝7内にのみEIPSG膜が
、また溝5内にTE01 Mが埋め込まれた構造第2図
(g)を得る。次に、第2図(h)に示すように、基板
表面上に残存する多結晶シリコン膜3及び二酸化シリコ
ン膜2を除去し、その後の熱酸化により第2図(i)に
示す構造が得られる。
面上にBPSG 8を堆積した後、窒素ガス中で7ニー
ルを行ない、このBPSG膜8をリフローする。その後
、通常のRIHにより、基板表面上のBl)SG I!
IJ8を選択的に除去し、溝7内にのみEIPSG膜が
、また溝5内にTE01 Mが埋め込まれた構造第2図
(g)を得る。次に、第2図(h)に示すように、基板
表面上に残存する多結晶シリコン膜3及び二酸化シリコ
ン膜2を除去し、その後の熱酸化により第2図(i)に
示す構造が得られる。
第2実施例:
第3図(a)〜(h)は、本発明の第2実施例の形成工
程を示す断面図である。
程を示す断面図である。
第3図(a)に示すように、n型シリコン基板1の主表
面上に熱酸化による二酸化シリコンs2及び化学気相成
長法による窒化シリコン咬9を成長した後、ウェル分離
領域5のみが露出するようにレジスト4をパターニング
する。
面上に熱酸化による二酸化シリコンs2及び化学気相成
長法による窒化シリコン咬9を成長した後、ウェル分離
領域5のみが露出するようにレジスト4をパターニング
する。
次に、第3図(b)に示すように、前記レジストパター
ン4をマスクとして、RIEにより窒化シリコン膜9及
び酸化膜2を除去し、n型シリコン基板1の上に深さ4
ないし5μsの溝5を形成し、レジスト4を除去した後
溝内面を熱酸化し、溝5内及び基板1の表面上に多結晶
シリコン膜3を堆積する。
ン4をマスクとして、RIEにより窒化シリコン膜9及
び酸化膜2を除去し、n型シリコン基板1の上に深さ4
ないし5μsの溝5を形成し、レジスト4を除去した後
溝内面を熱酸化し、溝5内及び基板1の表面上に多結晶
シリコン膜3を堆積する。
次に、第3図(C)に示すように、深い溝5で分離され
た各導電型優城の素子間分離領域のみを露出するように
レジストパターン4を形成する。その後、レジストパタ
ーン4をマスクとして、先と同様にRIEにより基板上
に深さ1−1.5g程度の浅い溝7を形成する0次いで
レジスト4を除去し、溝7の内面及び基板1の表面上に
熱酸化により二酸化シリコン膜2を形成して第3図(d
)に示 9す構造を得る。
た各導電型優城の素子間分離領域のみを露出するように
レジストパターン4を形成する。その後、レジストパタ
ーン4をマスクとして、先と同様にRIEにより基板上
に深さ1−1.5g程度の浅い溝7を形成する0次いで
レジスト4を除去し、溝7の内面及び基板1の表面上に
熱酸化により二酸化シリコン膜2を形成して第3図(d
)に示 9す構造を得る。
次に、第3図(e)に示すように、浅い溝7及び基板1
の表面上にBPSG[8を堆積した後、熱処理を行なっ
てこのBPSG膜8をリフローする。その後、第3図(
f)に示すように、基板1の表面上のBPSG膜8を選
択的に除去し、溝7内にのみ。
の表面上にBPSG[8を堆積した後、熱処理を行なっ
てこのBPSG膜8をリフローする。その後、第3図(
f)に示すように、基板1の表面上のBPSG膜8を選
択的に除去し、溝7内にのみ。
このBPSG膜が埋め込まれた構造を得る。そして、第
3図(g)に示すように、基板1の上に残存する多結晶
シリコン膜3をRlHによりエッチバックし、深い溝5
内にのみ多結晶シリコン3を残す。
3図(g)に示すように、基板1の上に残存する多結晶
シリコン膜3をRlHによりエッチバックし、深い溝5
内にのみ多結晶シリコン3を残す。
次に、基板1の表面上に露出した窒化シリコン膜9を耐
酸化マスクとして深い溝5内に埋め込んだ多結晶シリコ
ン3の表面を酸化し、二酸化シリコン膜2でキャップす
る。その後、耐熱酸化マスクとして用いた窒化シリコン
膜9を除去して@3図(h)に示す構造を得る。
酸化マスクとして深い溝5内に埋め込んだ多結晶シリコ
ン3の表面を酸化し、二酸化シリコン膜2でキャップす
る。その後、耐熱酸化マスクとして用いた窒化シリコン
膜9を除去して@3図(h)に示す構造を得る。
以上説明したように、浅い溝7を形成してこれをBPS
G膜8を埋め込んで素子間分離を行うことによりバーズ
ビークの発生を防いで素子の微細化を可能とし、同時に
深い溝5を形成してBPSG膜8と異なる↑EO9膜6
で埋めることによってウェル分離を行なってCMOS半
導体装置に特有な寄生サイリスタの生成によるラッチア
ップを阻止することが可能となる。
G膜8を埋め込んで素子間分離を行うことによりバーズ
ビークの発生を防いで素子の微細化を可能とし、同時に
深い溝5を形成してBPSG膜8と異なる↑EO9膜6
で埋めることによってウェル分離を行なってCMOS半
導体装置に特有な寄生サイリスタの生成によるラッチア
ップを阻止することが可能となる。
本実施例においては、深い溝5を埋込む材料としてTE
OS膜を用いているが、本発明はこれに限定されるもの
ではなく、同様に適応性のよい多晶質シリコン膜を用い
てもよい。
OS膜を用いているが、本発明はこれに限定されるもの
ではなく、同様に適応性のよい多晶質シリコン膜を用い
てもよい。
また1本実施例においては、浅い溝7を埋込む材料とし
てFJPSG膜8を用いたが、これに限定されるもので
はなく、熱処理により溶融性を有する絶縁膜であるも可
である。
てFJPSG膜8を用いたが、これに限定されるもので
はなく、熱処理により溶融性を有する絶縁膜であるも可
である。
以と説明したように、本発明は相補型MOS半導体装置
において必要とされるウェル分離と素子間分離を共に微
細化することが可能となる効果がある。
において必要とされるウェル分離と素子間分離を共に微
細化することが可能となる効果がある。
従って1本発明によれば、例えばCMOS半導体メモリ
素子のセル領域のように小電力トランジスタ等の機能素
子を多数個並設する領域における素子分離のための領域
を、従来に比べ大幅に縮小することができるので、CM
O9LSIの高密度、高集積化を図ることができる。
素子のセル領域のように小電力トランジスタ等の機能素
子を多数個並設する領域における素子分離のための領域
を、従来に比べ大幅に縮小することができるので、CM
O9LSIの高密度、高集積化を図ることができる。
第1図は1本発明のCMOS半導体装置の第1の実施例
の縦断面図、第2図(a)〜(i)は、第1実施例の形
成工程断面図、第3図(a)〜(h)は、第2実施例の
形成工程断面図、第4図は従来例の断面図である。 1・・・n型シリコン基板、2・・・二酸化シリコン膜
。 3・・・多結晶シリコン膜、4・・・レジスト、5・・
・深い分離溝、6・・・TE01による酸化膜、7・・
・浅い分離溝、8・・・ポロンリンガラス膜、9・・・
窒化シリコンlfi、IQ・・・pウェル、11・・・
n+拡散層、 12・・・p4−拡散層。
の縦断面図、第2図(a)〜(i)は、第1実施例の形
成工程断面図、第3図(a)〜(h)は、第2実施例の
形成工程断面図、第4図は従来例の断面図である。 1・・・n型シリコン基板、2・・・二酸化シリコン膜
。 3・・・多結晶シリコン膜、4・・・レジスト、5・・
・深い分離溝、6・・・TE01による酸化膜、7・・
・浅い分離溝、8・・・ポロンリンガラス膜、9・・・
窒化シリコンlfi、IQ・・・pウェル、11・・・
n+拡散層、 12・・・p4−拡散層。
Claims (5)
- (1)第1導電型半導体基板内に、第2導電型ウェル領
域を有する相補型MOS半導体装置において、前記半導
体基板と前記ウェル領域との境界の側面部分を含んで縦
方向に形成され、かつ、前記ウェル領域の深さよりも深
い溝と、前記半導体基板上の第1および第2導電型領域
内に形成された素子間を分離するための浅い溝とを有し
、前記深い溝と前記浅い溝とがそれぞれ異なる堆積被膜
によって埋込まれていることを特徴とする相補型MOS
半導体装置。 - (2)前記深い溝を埋込んだ堆積被膜がテトラエチルオ
ルト珪酸を用いて成長せしめた酸化膜である特許請求の
範囲第1項記載の相補型MOS半導体装置。 - (3)前記深い溝を埋込んだ堆積被膜が多晶質シリコン
膜である特許請求の範囲第1項記載の相補型MOS半導
体装置。 - (4)前記浅い溝を埋込んだ堆積被膜が熱処理により溶
融する絶縁膜である特許請求の範囲第1項乃至第3項の
何れか一項に記載の相補型MOS半導体装置。 - (5)前記の熱処理により溶融性を有する絶縁膜として
ボロン・リンガラスを用いた特許請求の範囲第4項記載
の相補型MOS半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60033817A JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型mos半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60033817A JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型mos半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61194767A true JPS61194767A (ja) | 1986-08-29 |
JPH0410746B2 JPH0410746B2 (ja) | 1992-02-26 |
Family
ID=12397029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60033817A Granted JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型mos半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61194767A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01278742A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | 半導体装置の製造方法 |
WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
JPH03198339A (ja) * | 1989-12-27 | 1991-08-29 | Handotai Process Kenkyusho:Kk | 半導体装置の製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57113248A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
JPS58197841A (ja) * | 1982-05-14 | 1983-11-17 | Toshiba Corp | 半導体装置及びその製造方法 |
JPS58220443A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体装置の製造方法 |
JPS5984572A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置 |
-
1985
- 1985-02-22 JP JP60033817A patent/JPS61194767A/ja active Granted
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS57113248A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Manufacture of semiconductor device |
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WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
JPH03198339A (ja) * | 1989-12-27 | 1991-08-29 | Handotai Process Kenkyusho:Kk | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0410746B2 (ja) | 1992-02-26 |
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