JPS5984572A - 半導体装置 - Google Patents
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- JPS5984572A JPS5984572A JP57195485A JP19548582A JPS5984572A JP S5984572 A JPS5984572 A JP S5984572A JP 57195485 A JP57195485 A JP 57195485A JP 19548582 A JP19548582 A JP 19548582A JP S5984572 A JPS5984572 A JP S5984572A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに０ＭＯ８装置に関
する。
する。
０ＭＯ８は、ＮＭＯ８と同等の高速動作が可能である上
に、消費電力が小さく、電源電圧範囲が広く５、雑音余
裕度が大きく、自動設計に適するといった。
に、消費電力が小さく、電源電圧範囲が広く５、雑音余
裕度が大きく、自動設計に適するといった。
利点を持つため、ＶＬＳＩ用のデバイスとして有用であ
る。
る。
一方、ＣＭＵＳの欠点は、製造プロセスがＮＭＯＳに比
べて複雑であることと、集積密度が低いということであ
る。製造プロセスの複雑さに関しては、ＮＭＯ８も高性
能化のためには複雑なプロセスが必要とされるため、０
ＭＯ８とＮＭＯ８とでは大差がなくなりつつある。ＣＭ
、Ｏ８で集積慴度が低くなるのし↓、１〕チヤンネル素
子とＮチャンネル素子金回−チップ上に作るために、ウ
ェルが必要であることと、 ｐＨｐｎ動作によるラッ
チアップ現象を防止するために、素子間隔を狭くできな
いことが原因である。
べて複雑であることと、集積密度が低いということであ
る。製造プロセスの複雑さに関しては、ＮＭＯ８も高性
能化のためには複雑なプロセスが必要とされるため、０
ＭＯ８とＮＭＯ８とでは大差がなくなりつつある。ＣＭ
、Ｏ８で集積慴度が低くなるのし↓、１〕チヤンネル素
子とＮチャンネル素子金回−チップ上に作るために、ウ
ェルが必要であることと、 ｐＨｐｎ動作によるラッ
チアップ現象を防止するために、素子間隔を狭くできな
いことが原因である。
従って、 ＣＭ（ＪＳでＶｌ、ＳＩ ’に実現するため
の技術的課題の一つは、素子間隔を減少させることであ
る。そのために、幾つかの絶縁分離領域が提案されてい
る。その代表的なものは、第１図に示される様に、シリ
コン基板１に溝２を堀り、絶縁物３で溝を埋める方法で
ある。この方法は、深く狭い絶縁分１々ＩＬ領域全形成
できる利点がある。
の技術的課題の一つは、素子間隔を減少させることであ
る。そのために、幾つかの絶縁分離領域が提案されてい
る。その代表的なものは、第１図に示される様に、シリ
コン基板１に溝２を堀り、絶縁物３で溝を埋める方法で
ある。この方法は、深く狭い絶縁分１々ＩＬ領域全形成
できる利点がある。
所で、チャンネル長が２μｍ以下の０ＭＯ８では、短チ
ヤンネル効果全防止するために、ｎチャンネル及びｐ−
チャンネルの両方に、各々ｐ−ウェルとｎ−ウェル全役
けている。このｐ−ウェルとｎ−ウェルの深さは約５μ
ｍ程度あるために、これら全分離するためには、深い絶
縁分離領域が必要になる。
ヤンネル効果全防止するために、ｎチャンネル及びｐ−
チャンネルの両方に、各々ｐ−ウェルとｎ−ウェル全役
けている。このｐ−ウェルとｎ−ウェルの深さは約５μ
ｍ程度あるために、これら全分離するためには、深い絶
縁分離領域が必要になる。
一般にウェル内には、ＭＯＳトランジスターが複数個存
在する。従って、□ウェル間の分離の他に、トランジス
ター間の分離が必要である。これらのトランジスターの
基板は、ウェル領域であるが、このウェル領域は一足の
電位に保たれていなければならない。又、ウェルの電位
が、衝突電離等による基板電流によって、場所によって
変化しないためには、ウェル領域の各トランジスター間
の電気抵抗が十分低いことが必要である。そのためにハ
、トランジスター間の分離のためには、深い絶縁分離領
域全形成することが出来ない。従って、ウェル間の深い
絶縁分離領域と、トランジスター間の浅い絶縁分離領域
が必要になる。
在する。従って、□ウェル間の分離の他に、トランジス
ター間の分離が必要である。これらのトランジスターの
基板は、ウェル領域であるが、このウェル領域は一足の
電位に保たれていなければならない。又、ウェルの電位
が、衝突電離等による基板電流によって、場所によって
変化しないためには、ウェル領域の各トランジスター間
の電気抵抗が十分低いことが必要である。そのためにハ
、トランジスター間の分離のためには、深い絶縁分離領
域全形成することが出来ない。従って、ウェル間の深い
絶縁分離領域と、トランジスター間の浅い絶縁分離領域
が必要になる。
本発明は、ＣＭ、Ｏ８集績回路の高密度化を実現するた
めに、二種類の絶縁分離領域を設けることに関するもの
である。
めに、二種類の絶縁分離領域を設けることに関するもの
である。
すなわち本発明は単結晶シリコン基板の一主面にＪｉｇ
成されるＣＭＯ８集積回路の素子分離構造において、ｎ
チャンネル素子領域とｐチャンネル素子領域とが接する
境界の少くとも一部に、前記基板に埋設されて、誘電体
物質を含む領域より成る第一の絶縁分離領域が、前記基
板表面とほぼ平担となる様に形成されていることと、前
記素子領域内に形成される素子間の少くとも一一部に、
前記基板に埋設されて、誘電体物質を含む領域より成る
、前記第一の絶縁分離領域より浅い第二の絶縁分−ＩＥ
領域が、前記基板表面とほぼ平担となる様に形成されて
いることを特徴としている半導体装置にある。ここで前
記素子領域内の前記素子間の絶縁分離領域に、前記第一
の絶縁分離領域と前記ηＸ二の絶縁分離領域の二種類が
用いられていることができ、又、少なくとも一方のチャ
ンネル型のトランジスタあるいは素子領域が第一の絶縁
分離領域と第二の絶縁分離領域のいずれか一方又は両方
に接して囲まれていることができる。
成されるＣＭＯ８集積回路の素子分離構造において、ｎ
チャンネル素子領域とｐチャンネル素子領域とが接する
境界の少くとも一部に、前記基板に埋設されて、誘電体
物質を含む領域より成る第一の絶縁分離領域が、前記基
板表面とほぼ平担となる様に形成されていることと、前
記素子領域内に形成される素子間の少くとも一一部に、
前記基板に埋設されて、誘電体物質を含む領域より成る
、前記第一の絶縁分離領域より浅い第二の絶縁分−ＩＥ
領域が、前記基板表面とほぼ平担となる様に形成されて
いることを特徴としている半導体装置にある。ここで前
記素子領域内の前記素子間の絶縁分離領域に、前記第一
の絶縁分離領域と前記ηＸ二の絶縁分離領域の二種類が
用いられていることができ、又、少なくとも一方のチャ
ンネル型のトランジスタあるいは素子領域が第一の絶縁
分離領域と第二の絶縁分離領域のいずれか一方又は両方
に接して囲まれていることができる。
本発明による累子断面構造全第２図に示す。この列では
、比較的深いｎウェルとｎウェルが形成されている場合
について示しである。この場合、シリコン基板４は、ｎ
型でもｐ型でもどちらでも良い。ｎチャンネル型Ｏ，Ｓ
）ランシスターが形成される領域［ｎウェル６が、ｐチ
ャネルＭ（ＪＳ）ランシスターが形成される領域にｎウ
ェル５が、各々形成されている。このＰウェルとｎウェ
ルの境界には、深い絶縁分離領域７が形成される。高集
積密度全実現するためには、絶縁分離領域７の巾は、１
μｍ程度であることが要求される。深さはｐ−ウェル或
ばｎ−ウェルの深さ程度が必要である。従来のｐｎ分離
に代って、絶縁分離全行うことにょｖ１寄生ＭＯ８）ラ
ンシスター効果とｐｎｐｎ動作を防止して、ｐチャンネ
ル素子とｎチャンネル素子の間隔を狭くすることが可能
である。
、比較的深いｎウェルとｎウェルが形成されている場合
について示しである。この場合、シリコン基板４は、ｎ
型でもｐ型でもどちらでも良い。ｎチャンネル型Ｏ，Ｓ
）ランシスターが形成される領域［ｎウェル６が、ｐチ
ャネルＭ（ＪＳ）ランシスターが形成される領域にｎウ
ェル５が、各々形成されている。このＰウェルとｎウェ
ルの境界には、深い絶縁分離領域７が形成される。高集
積密度全実現するためには、絶縁分離領域７の巾は、１
μｍ程度であることが要求される。深さはｐ−ウェル或
ばｎ−ウェルの深さ程度が必要である。従来のｐｎ分離
に代って、絶縁分離全行うことにょｖ１寄生ＭＯ８）ラ
ンシスター効果とｐｎｐｎ動作を防止して、ｐチャンネ
ル素子とｎチャンネル素子の間隔を狭くすることが可能
である。
８は、各ウェル内に形成されるＭ（ＪＳ）ランシスター
全分離するための、浅い絶縁分離領域であ−る。この浅
い絶縁分離領域の深さは、ソース・ドレイン接合深さ程
度であれば良い。チャンネル長が１μｍの場合、ソース
・ドレイン接合深さは約０．２μｍであるから、この浅
い絶縁分離領域の深さは、０．４μｍ程度あれば十分で
ある。 従って、この浅い絶縁分離領域によって、ウェ
ルの抵抗が増加することはないから、安定なウェル電位
を得ることができる。
全分離するための、浅い絶縁分離領域であ−る。この浅
い絶縁分離領域の深さは、ソース・ドレイン接合深さ程
度であれば良い。チャンネル長が１μｍの場合、ソース
・ドレイン接合深さは約０．２μｍであるから、この浅
い絶縁分離領域の深さは、０．４μｍ程度あれば十分で
ある。 従って、この浅い絶縁分離領域によって、ウェ
ルの抵抗が増加することはないから、安定なウェル電位
を得ることができる。
ｎウェル６の、浅い絶縁分離領域間に、ｎチャンネルト
ランジスターのソース及びドレイン１１が、ゲート電極
１０と絶縁分離領域７又は８とによって位置決めされる
領域に形成される。同様に、ｎウェル５内には、ゲート
電極１０とｐチャンネルトランジスターのソース及びド
レイン領域９が形成される。
ランジスターのソース及びドレイン１１が、ゲート電極
１０と絶縁分離領域７又は８とによって位置決めされる
領域に形成される。同様に、ｎウェル５内には、ゲート
電極１０とｐチャンネルトランジスターのソース及びド
レイン領域９が形成される。
領域１３は、ｐウェル内に形成されたＰ 領域で、ｐチ
ャンネルトランジ。スターのソース、ドレイン領域と同
時に形成される。又領域１２は、ｎウェル内に形成され
たｎ＋領領域、ｎチャンネルトランジスターのソース・
ドレイン領域と同時に形成される。これらのｐ＋及びｎ
＋領領域、ｐウェル及びｎウェルの電位を決めるための
、電極取り出し口である。
ャンネルトランジ。スターのソース、ドレイン領域と同
時に形成される。又領域１２は、ｎウェル内に形成され
たｎ＋領領域、ｎチャンネルトランジスターのソース・
ドレイン領域と同時に形成される。これらのｐ＋及びｎ
＋領領域、ｐウェル及びｎウェルの電位を決めるための
、電極取り出し口である。
以上の説明から明らかな様に、本発明による素子分離構
造を用いることによＬ ＮＭＯ８と同程度の集積密度’
ｚｃＭＯ８で実現することが可能である。
造を用いることによＬ ＮＭＯ８と同程度の集積密度’
ｚｃＭＯ８で実現することが可能である。
従来の熱拡散による、ガウス型不純物濃度分布を持つウ
ェルの場合には、ｌｖ以下のスレショルド電圧を得るた
めの１０１６ｃｍ−３程度の表面不純物濃度と、比較的
低いウェル比抵抗を実現するために、５μｍ程度のウェ
ル深さが必要である。この場合、ウェル間分離のための
絶縁分離領域深さも５μｍ程度になる。萬密度化のため
に、分離領域中は１μｍ程度であるから、巾１μｍ深さ
５μｍの溝を形成する必要がある。この様に深い溝は加
工が困難であるばかりでなく、この溝を絶縁物で埋める
と、シリコン基板に応力が生ずる。この応力は、結晶欠
陥を発生させるため、結合リーク電流の原因となり好ま
しくない。従って、熱拡散によるガウス型不純物濃度分
布を持つウェルは、絶−縁分離を行う場合困難を伴う。
ェルの場合には、ｌｖ以下のスレショルド電圧を得るた
めの１０１６ｃｍ−３程度の表面不純物濃度と、比較的
低いウェル比抵抗を実現するために、５μｍ程度のウェ
ル深さが必要である。この場合、ウェル間分離のための
絶縁分離領域深さも５μｍ程度になる。萬密度化のため
に、分離領域中は１μｍ程度であるから、巾１μｍ深さ
５μｍの溝を形成する必要がある。この様に深い溝は加
工が困難であるばかりでなく、この溝を絶縁物で埋める
と、シリコン基板に応力が生ずる。この応力は、結晶欠
陥を発生させるため、結合リーク電流の原因となり好ま
しくない。従って、熱拡散によるガウス型不純物濃度分
布を持つウェルは、絶−縁分離を行う場合困難を伴う。
第３図に、同じ層抵抗を持つ二種類のガウス型不純物濃
度分布を示す。１４は従来の熱拡散によって形成される
ウェルの不純物濃度分布で、１５は高エネルギーイオン
注入によって形成されるウェル不純物濃度分布である。
度分布を示す。１４は従来の熱拡散によって形成される
ウェルの不純物濃度分布で、１５は高エネルギーイオン
注入によって形成されるウェル不純物濃度分布である。
同じ層抵抗を得るために、１５のピーク濃度は高くなる
。しかし、ピークの位置がシリコン基板の比較的深い所
にあれば、表面濃度は基板濃度以下になるから、１ｖ以
下の低いスレショルド電圧を実現することが可能になる
。
。しかし、ピークの位置がシリコン基板の比較的深い所
にあれば、表面濃度は基板濃度以下になるから、１ｖ以
下の低いスレショルド電圧を実現することが可能になる
。
１５の様な、埋込み型の不純物濃度分布は、３００Ｋｅ
Ｖ程度のボロンイオン注入によって容易に実現できる。
Ｖ程度のボロンイオン注入によって容易に実現できる。
従って、埋込み型の浅いｐウェルは実現可能である。ｎ
ウェルは、リンのイオン注入で形成されるが、リンイオ
ン注入の飛程は短かく、充分深い所にウェル濃度のピー
クを実現するのは困難である。
ウェルは、リンのイオン注入で形成されるが、リンイオ
ン注入の飛程は短かく、充分深い所にウェル濃度のピー
クを実現するのは困難である。
従ってｎ型基板に埋込型の深さ１．５〜２μｍ程度のｐ
ウェル全形成する方法を採用すれば、埋込絶縁分離領域
の深さは浅くて良いから、製法ははるかに容易になる。
ウェル全形成する方法を採用すれば、埋込絶縁分離領域
の深さは浅くて良いから、製法ははるかに容易になる。
第４図に、浅い埋込みｐウェルと、本発明による二種類
の絶縁分離領域を組み合せた場合金示す。
の絶縁分離領域を組み合せた場合金示す。
この場合、ｎウェルは、ｐチャンネルトランジスターの
短チャンネル効果を防止するため、浅いチャンネルドー
プだけで形成される。第４図は菓子断面図と、これに対
応する不純物濃度分布とからなる。
短チャンネル効果を防止するため、浅いチャンネルドー
プだけで形成される。第４図は菓子断面図と、これに対
応する不純物濃度分布とからなる。
１６はｎ型シリコン基板である。１７はｐウェルで２５
の様な不純物濃度分布を持つ。２６は短チヤンネル効果
防止とスレショルド電圧を決めるためのチャンネルイオ
ン注入層の不純物分布であり、ボロンイオン注入によっ
て形成される。１８は、リンイオン注入によって形成さ
れたｐチャンネルトランジスターのチャンネルドープ領
域で、２７の様な不純物濃度分布を持つ。この領域は主
として短チャンネル効果を防止する役割をになう。
の様な不純物濃度分布を持つ。２６は短チヤンネル効果
防止とスレショルド電圧を決めるためのチャンネルイオ
ン注入層の不純物分布であり、ボロンイオン注入によっ
て形成される。１８は、リンイオン注入によって形成さ
れたｐチャンネルトランジスターのチャンネルドープ領
域で、２７の様な不純物濃度分布を持つ。この領域は主
として短チャンネル効果を防止する役割をになう。
２８はスレショルド電圧を決めるための、チャン、ネル
イオン注入層である。
イオン注入層である。
ｐウェル深さは２μｍ程度であるから、絶縁外。
熱領域１９の深さも２μｍ程度で良い。絶縁分離領域に
沿っての、寄生ＭＯ８効果を防止するた控には、絶縁分
離領域深さは、ｐウェルのピーク濃度め位置よりも深け
れば、十分である。
沿っての、寄生ＭＯ８効果を防止するた控には、絶縁分
離領域深さは、ｐウェルのピーク濃度め位置よりも深け
れば、十分である。
領域２０は、トランジスターを分離するための、浅い絶
縁分離領域である。この領域の深さは、０．４μｍ程度
あれば、ボロンの高濃度領域に接するから、寄生ＭＵＳ
効果の発生を抑えることが出来る。２１はｎチャンネル
トランジスタのソース及びドレイン、２２はゲート電極
、２３はＰチャンネルトランジスターのソース及びドレ
イン、２４はゲート電極である。
縁分離領域である。この領域の深さは、０．４μｍ程度
あれば、ボロンの高濃度領域に接するから、寄生ＭＵＳ
効果の発生を抑えることが出来る。２１はｎチャンネル
トランジスタのソース及びドレイン、２２はゲート電極
、２３はＰチャンネルトランジスターのソース及びドレ
イン、２４はゲート電極である。
以上の説明から明らかな様に、本発明の第２の実施例を
用いることにより、２μｍ程度の浅い絶縁分離領域で、
ｎチャンネルデバイスとｎチャンネルデバイスを分離で
きる。浅い絶縁分離領域は、加工が容易であるばかりで
なく、応力の発生も小さい。
用いることにより、２μｍ程度の浅い絶縁分離領域で、
ｎチャンネルデバイスとｎチャンネルデバイスを分離で
きる。浅い絶縁分離領域は、加工が容易であるばかりで
なく、応力の発生も小さい。
第１図は、従来技術による絶縁分離領域示す素子断面図
、第２図社、本発明の第１実施例全説明するためのＣＭ
Ｏ８素子断素子断固構造図図及び第４′図は、＠２実施
例を説明するための、ウェル不純物分布図及びＣＭＯ８
素子断面構造図である。 尚、図において、 １・・・・・シリコン基板、２・・・・・・溝、３・・
・・・・絶縁物、４・・・・・・シリコン基板、５・・
・・・・ｎウェル、６・・・・・・ｎウェル、７・・・
・・・第１絶縁分離領域、８・・・・・・第２絶縁分離
領域、９・・・・・・ｐ十拡散領域、１０・・・・・・
ゲート電極、１１・・・・・・ｎ＋拡散領域、１２・・
・・・・ｎ十拡散領域、１３・・・・・・ｐ＋拡故領域
、１４・・・・・・従来のウラニル不純物濃度分布、１
５・・・・・・基板内部にピークを持つ埋込型ウェル不
純物濃度分布、１６・・・・・・ｎｕシリコン基板、１
７−・・・・・ｎウェル、１８・・・・・・ｎ型チャン
ネルドープ領域、１９・・・・・・深い絶縁分離領域、
２０・・・・・・浅い絶縁分離領域、２１・・・・・・
ｎ＋拡故層、２２・・・・・・ゲート電極、２３・・・
・・・ｐ＋拡散層、２４・・・・・・ゲート電極、２５
・・・・・・ｎウェル不純物濃度分布、２６・・・・・
・ｐ型チャンネルドープの濃度分布、２７・・・・・・
ｎ型チャネルドープの濃度分布、２８・・・・・・スレ
ショルド電圧決定用の濃度分布である。 ％Ｚ図
、第２図社、本発明の第１実施例全説明するためのＣＭ
Ｏ８素子断素子断固構造図図及び第４′図は、＠２実施
例を説明するための、ウェル不純物分布図及びＣＭＯ８
素子断面構造図である。 尚、図において、 １・・・・・シリコン基板、２・・・・・・溝、３・・
・・・・絶縁物、４・・・・・・シリコン基板、５・・
・・・・ｎウェル、６・・・・・・ｎウェル、７・・・
・・・第１絶縁分離領域、８・・・・・・第２絶縁分離
領域、９・・・・・・ｐ十拡散領域、１０・・・・・・
ゲート電極、１１・・・・・・ｎ＋拡散領域、１２・・
・・・・ｎ十拡散領域、１３・・・・・・ｐ＋拡故領域
、１４・・・・・・従来のウラニル不純物濃度分布、１
５・・・・・・基板内部にピークを持つ埋込型ウェル不
純物濃度分布、１６・・・・・・ｎｕシリコン基板、１
７−・・・・・ｎウェル、１８・・・・・・ｎ型チャン
ネルドープ領域、１９・・・・・・深い絶縁分離領域、
２０・・・・・・浅い絶縁分離領域、２１・・・・・・
ｎ＋拡故層、２２・・・・・・ゲート電極、２３・・・
・・・ｐ＋拡散層、２４・・・・・・ゲート電極、２５
・・・・・・ｎウェル不純物濃度分布、２６・・・・・
・ｐ型チャンネルドープの濃度分布、２７・・・・・・
ｎ型チャネルドープの濃度分布、２８・・・・・・スレ
ショルド電圧決定用の濃度分布である。 ％Ｚ図
Claims (3)
- （１）単結晶シリコン基板の一生面に構成される（ト）
美果積回路の素子分離構造において、ｎチャンネル素子
領域とｐチャンネル素子領域とが接する境界の少くとも
一部に、前記基板に埋設されて、誘電体物質を含む領域
より成る第一の絶縁分離 ３゜領域が、前記基板表面
とほぼ平担となる様に形成されており、前記素子領域内
に形成される素子間の少くとも一部に、前記基板に埋設
されて、誘電体物質を含む領域より成る前記第一の絶縁
分離領域よシ浅い第二の絶縁分離領域が前記基板表面と
ｆｌは平担となる様に形成されていることを特徴とする
半導体装置。 - （２）前記素子領域内の前記素子間の絶縁分離領域に、
前記第一の絶縁分離領域と前記第二の絶縁分離領域の二
種類が用いられていることを特徴とする特許請求の範囲
第（１）項記載の半導体装置。 - （３）ｎチャンネルＭＵＳ）ランシスター領域或はｐチ
ャンネルＭＯ８）ランシスター領域、或はソース、ドレ
イン拡散層からなる素子領域が、前記第一の絶縁分離領
域と前記第二の絶縁分離領域のいずれか一方或は両方に
接してかつ囲まれていること全特徴とする特許請求の範
囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195485A JPS5984572A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195485A JPS5984572A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984572A true JPS5984572A (ja) | 1984-05-16 |
Family
ID=16341867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195485A Pending JPS5984572A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984572A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-11-08 JP JP57195485A patent/JPS5984572A/ja active Pending
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