JPS62136867A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62136867A JPS62136867A JP60276763A JP27676385A JPS62136867A JP S62136867 A JPS62136867 A JP S62136867A JP 60276763 A JP60276763 A JP 60276763A JP 27676385 A JP27676385 A JP 27676385A JP S62136867 A JPS62136867 A JP S62136867A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の利用分野〕
本発明は、半導体装置に係り、特に素子の高耐圧化に好
適な構造を提供するものである。
適な構造を提供するものである。
従来の相補型ＭＩＳ電界効果トランジスタは、第２図に
示す構造を有するが、ゲート長が短かくナルニ従い、Ｍ
ＩＳｆｆｉ界効果型トランジスタに印加できる電圧、即
ち最小ドレイン耐圧Ｂ Ｖｏｓ（＋ｎ１ｎ）の低下が大
きな問題となってくる。この耐圧を決めるメカニズムは
、１）ドレイン端近傍の高電界によりアバランシェ降服
現象が起こり多量の電子・正孔対が発生する。２）発生
した正孔が基板電極に流れる。この時、基板の抵抗があ
るため、基板内部の電位が上昇し、ソース・基板間のｐ
ｎ接合が順バイアスとなり、ソース・基板・ドレインで
形成するバイポーラトランジスタがオンとなって、ゲー
トで制御できない過大な電流が流れるにいたる。
示す構造を有するが、ゲート長が短かくナルニ従い、Ｍ
ＩＳｆｆｉ界効果型トランジスタに印加できる電圧、即
ち最小ドレイン耐圧Ｂ Ｖｏｓ（＋ｎ１ｎ）の低下が大
きな問題となってくる。この耐圧を決めるメカニズムは
、１）ドレイン端近傍の高電界によりアバランシェ降服
現象が起こり多量の電子・正孔対が発生する。２）発生
した正孔が基板電極に流れる。この時、基板の抵抗があ
るため、基板内部の電位が上昇し、ソース・基板間のｐ
ｎ接合が順バイアスとなり、ソース・基板・ドレインで
形成するバイポーラトランジスタがオンとなって、ゲー
トで制御できない過大な電流が流れるにいたる。
第３図の１１は従来型ＭＩＳトランジスタの最小ドレイ
ン耐圧のゲート長依存性を示す。ゲート長が０．８μｍ
になると、最小ドレイン耐圧は５Ｖ以下となるのでこれ
を改善する必要があるが、従来の装置は、アイ・イー・
イー・イー・トランザクションズ エレクトロン デバ
イシーズ（ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）ＨＤ −２９＋ｐ ５９０ （１９８
２年）におけるＴｓａｎｇらによる″サイドウオール酸
化膜を用いた高性触ＬＤＤＦＥＴの製法（Ｆａｂｒｉｃ
ａｔｉｏｎｏｆ Ｉｌｉｇｈ −Ｐｅｒｆｏｒｍｓｎｃ
ｅ ＬＤＤＦＥＴ’ ５ｗ１ｔｈ ０ｘｉｄｅ ５ｉｄ
ｅｔ＋＋ａｌｌ−３ｐａｃｓｒ Ｔｅｃｈｎｏｌｏｇｙ
）”なる論文に示されるように、ソース及びドレインの
不純物分布を工夫して電界強度を弱めてアバランシェ降
服を起こりにくくするものであった。しかル、基板の抵
抗については配慮されておらず、基板あるいはウェルへ
のコンタクトは、ＭＩＳトランジスタからはなしてその
表面からとられるのが常である。
ン耐圧のゲート長依存性を示す。ゲート長が０．８μｍ
になると、最小ドレイン耐圧は５Ｖ以下となるのでこれ
を改善する必要があるが、従来の装置は、アイ・イー・
イー・イー・トランザクションズ エレクトロン デバ
イシーズ（ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）ＨＤ −２９＋ｐ ５９０ （１９８
２年）におけるＴｓａｎｇらによる″サイドウオール酸
化膜を用いた高性触ＬＤＤＦＥＴの製法（Ｆａｂｒｉｃ
ａｔｉｏｎｏｆ Ｉｌｉｇｈ −Ｐｅｒｆｏｒｍｓｎｃ
ｅ ＬＤＤＦＥＴ’ ５ｗ１ｔｈ ０ｘｉｄｅ ５ｉｄ
ｅｔ＋＋ａｌｌ−３ｐａｃｓｒ Ｔｅｃｈｎｏｌｏｇｙ
）”なる論文に示されるように、ソース及びドレインの
不純物分布を工夫して電界強度を弱めてアバランシェ降
服を起こりにくくするものであった。しかル、基板の抵
抗については配慮されておらず、基板あるいはウェルへ
のコンタクトは、ＭＩＳトランジスタからはなしてその
表面からとられるのが常である。
本発明の目的は、素子寸法が小さくてもＭＩＳ電界効果
トランジスタの耐圧が十分高くなるような単導体装置の
構造を提供する事にある。
トランジスタの耐圧が十分高くなるような単導体装置の
構造を提供する事にある。
ソース・基板あるいはウェル・ドレインからなるラテラ
ルバイポーラトランジスタをオンさせないためには、基
板電流による電位上昇を抑えることが有効である。最も
単純に基板の抵抗を下げる方法としては、基板を薄くす
る方法がある。現在、基板の厚さは約４００μｍあるが
、デバイス動作的にみて意味があるのは、表面のごくわ
ずか（数μｍ程度）の部分でありそれ以外の基板は、機
械的に素子を支持するためだけのものである。従って、
この基板を薄くして、かつ基板あるいはウェルのコンタ
クトを裏面よりとる事ができれば最小ドレイン耐性が改
善される。第３図中の１２゜１３はそれぞれ基板の厚さ
を１００μｍ、１０μｍとした時の最小ドレイン耐性を
示したものである。
ルバイポーラトランジスタをオンさせないためには、基
板電流による電位上昇を抑えることが有効である。最も
単純に基板の抵抗を下げる方法としては、基板を薄くす
る方法がある。現在、基板の厚さは約４００μｍあるが
、デバイス動作的にみて意味があるのは、表面のごくわ
ずか（数μｍ程度）の部分でありそれ以外の基板は、機
械的に素子を支持するためだけのものである。従って、
この基板を薄くして、かつ基板あるいはウェルのコンタ
クトを裏面よりとる事ができれば最小ドレイン耐性が改
善される。第３図中の１２゜１３はそれぞれ基板の厚さ
を１００μｍ、１０μｍとした時の最小ドレイン耐性を
示したものである。
以下、図を用いて本発明の詳細な説明する。
実施例１
第１図（ａ）は通常のＣＭＯ３工程で比抵抗１０Ω・Ｃ
１１のＳｉ基板１０の表面にＮウェル領域１及びＰウェ
ル領域２を形成したものである。ここでＮウェルには燐
イオンを１２５ｋＶの加速電圧で２Ｘ １０ ”ａｍ−
２，ＰウェルにはＢＦｚイオンを４×１０１０１８ａ”
だけ打ち込み、 １１５０℃で２０時間窒素雰囲気中で
アニールした。ウェルの深さは約６μｍである。更に、
両ウェル及びウェル内の素子を分離するために、通常の
５ｉＯｚからなる絶縁分離領域３を形成すると第１図（
ｂ）の様になる。５ｉＯｚの膜厚は５００ｎｍである。
１１のＳｉ基板１０の表面にＮウェル領域１及びＰウェ
ル領域２を形成したものである。ここでＮウェルには燐
イオンを１２５ｋＶの加速電圧で２Ｘ １０ ”ａｍ−
２，ＰウェルにはＢＦｚイオンを４×１０１０１８ａ”
だけ打ち込み、 １１５０℃で２０時間窒素雰囲気中で
アニールした。ウェルの深さは約６μｍである。更に、
両ウェル及びウェル内の素子を分離するために、通常の
５ｉＯｚからなる絶縁分離領域３を形成すると第１図（
ｂ）の様になる。５ｉＯｚの膜厚は５００ｎｍである。
しかる後、第１図（ｃ）の如く通常のシリコンＣＭＯＳ
プロセスを適用して、Ｐウェル領域２にｎチャネルＭＯ
Ｓトランジスタを、ｎウェル領域３にＰチャネルＭＯＳ
トランジスタを形成する。ゲート酸化膜は１８ｎｍとし
、ゲート材料は燐を高濃度にドープした多結晶シリコン
である。しきい値電圧を調整するために、ｎチＡノネル
、ｐチャネル共に、 １．８ Ｘ １０１２ａｍ−２
のボロンイオンを打込んだ。ゲート材料は、タングステ
ン、モリブデン等の高融点金属でも差しつかえない。
プロセスを適用して、Ｐウェル領域２にｎチャネルＭＯ
Ｓトランジスタを、ｎウェル領域３にＰチャネルＭＯＳ
トランジスタを形成する。ゲート酸化膜は１８ｎｍとし
、ゲート材料は燐を高濃度にドープした多結晶シリコン
である。しきい値電圧を調整するために、ｎチＡノネル
、ｐチャネル共に、 １．８ Ｘ １０１２ａｍ−２
のボロンイオンを打込んだ。ゲート材料は、タングステ
ン、モリブデン等の高融点金属でも差しつかえない。
この後、第１図（ｄ）に示す様に燐硅酸ガラス８を全面
に堆積し、コンタクト穴を形成し、ＡＱ電極配ｌ＠７を
施し、保護膜として４モル％の燐硅酸カラス８１をかぶ
せた。もちろん、これはシリコン窒化膜でもかまわない
。
に堆積し、コンタクト穴を形成し、ＡＱ電極配ｌ＠７を
施し、保護膜として４モル％の燐硅酸カラス８１をかぶ
せた。もちろん、これはシリコン窒化膜でもかまわない
。
こうしてできた基板を、第１図（ｅ）に示す様に裏面よ
りグラインダーで削り、Ｓｉ基板の厚さを５μｍにする
にうする事により、ウェル下部のＰ型基板はなくなり、
平面均にＰウェルとＮウェルが配置され、その上にｎチ
ャネルＭＯ８及びＰチャネルＭＯ８がそれぞれ形成され
た薄板が得られる。
りグラインダーで削り、Ｓｉ基板の厚さを５μｍにする
にうする事により、ウェル下部のＰ型基板はなくなり、
平面均にＰウェルとＮウェルが配置され、その上にｎチ
ャネルＭＯ８及びＰチャネルＭＯ８がそれぞれ形成され
た薄板が得られる。
この薄板の裏面に感光性樹脂膜を全面に塗布し写真蝕刻
法でＮウェル領域１に穴を開け、この穴を通して裏面よ
り４０ｋＶの加速電圧でヒ素をＩ Ｘ １０１５ｃｓ−
２打込む。更に同様の過程でＰウェル領域２に穴をあけ
、３０ｋＶの加速電圧でボロンをＩ Ｘ １０１ｆｌｃ
ｘｔｒ−”打込み、感光性樹脂膜を除去した後９００℃
、２０分間、窒素雰囲気中でアニールすると第１図（ｆ
）の如くなる。本実施例では、両ウェルに対するコンタ
クトを、裏面をアースあるいは一定電位に保って同時に
とる。これによって、従来のものに比べ、最小ドレイン
耐性を１ｖ改善する事ができた。
法でＮウェル領域１に穴を開け、この穴を通して裏面よ
り４０ｋＶの加速電圧でヒ素をＩ Ｘ １０１５ｃｓ−
２打込む。更に同様の過程でＰウェル領域２に穴をあけ
、３０ｋＶの加速電圧でボロンをＩ Ｘ １０１ｆｌｃ
ｘｔｒ−”打込み、感光性樹脂膜を除去した後９００℃
、２０分間、窒素雰囲気中でアニールすると第１図（ｆ
）の如くなる。本実施例では、両ウェルに対するコンタ
クトを、裏面をアースあるいは一定電位に保って同時に
とる。これによって、従来のものに比べ、最小ドレイン
耐性を１ｖ改善する事ができた。
実施例２
実施例１と同様にして、第１図（ｆ）に示す薄板を得る
。そして、Ｐウェル領域２とＮウェル領域１の境界部に
、表面の絶縁分離領域３があられれるまで裏面から溝を
掘る。この後、絶縁物、例えばシリコン酸化膜９を裏面
にＣＶＤ法で堆積し、エッチバック法で平坦化すると、
この溝を堆ぬる事ができる。こうして９ＰＩ４図に示す
様に、ウェル間が完全に絶縁物で分離される。この場合
、溝には多少テーパがつくなどしても表面の素子の、＠
精度を損なうこともなく、容易にランチアップのないＣ
ＭＯ５型半導体装置を可能とするという効果をもつ。
。そして、Ｐウェル領域２とＮウェル領域１の境界部に
、表面の絶縁分離領域３があられれるまで裏面から溝を
掘る。この後、絶縁物、例えばシリコン酸化膜９を裏面
にＣＶＤ法で堆積し、エッチバック法で平坦化すると、
この溝を堆ぬる事ができる。こうして９ＰＩ４図に示す
様に、ウェル間が完全に絶縁物で分離される。この場合
、溝には多少テーパがつくなどしても表面の素子の、＠
精度を損なうこともなく、容易にランチアップのないＣ
ＭＯ５型半導体装置を可能とするという効果をもつ。
実施例３
実施例１と同様のプロセスでＣＭＯ５型半導体装置を形
成する。実施例２の様にウェル間に絶縁物を埋め込んで
おいても構りない。真面全酊のＣＶＤ法によってシリコ
ン酸化膜９１を３００ｈｍ堆積する。この後、第５図（
、）に示すようにコンタクト穴を開口し、Ｎウェル領域
１にはピ素を４０ｋｅＶ＋ Ｉ Ｘ １０ 工５ａｎ−
２だけ、Ｐウェル領域２にはボロンイオンを４０ ｋａ
Ｖ、 Ｉ Ｘ １０ ”ｃｘ−２だけ打込む、９５０’
Ｃ，２０分間窒索アニールを行い、ＡＱ電極配線７１を
施す。更に、こうしてできたｔＲ本装置二つを裏面で接
着し、第５図（ｂ）の如くする。例えば、 ＳＲＡＭの
メモリセル部分を接着し、その間のＡＱ組電極Ｖｓｓｆ
ｆｔ極として利用することができろ。
成する。実施例２の様にウェル間に絶縁物を埋め込んで
おいても構りない。真面全酊のＣＶＤ法によってシリコ
ン酸化膜９１を３００ｈｍ堆積する。この後、第５図（
、）に示すようにコンタクト穴を開口し、Ｎウェル領域
１にはピ素を４０ｋｅＶ＋ Ｉ Ｘ １０ 工５ａｎ−
２だけ、Ｐウェル領域２にはボロンイオンを４０ ｋａ
Ｖ、 Ｉ Ｘ １０ ”ｃｘ−２だけ打込む、９５０’
Ｃ，２０分間窒索アニールを行い、ＡＱ電極配線７１を
施す。更に、こうしてできたｔＲ本装置二つを裏面で接
着し、第５図（ｂ）の如くする。例えば、 ＳＲＡＭの
メモリセル部分を接着し、その間のＡＱ組電極Ｖｓｓｆ
ｆｔ極として利用することができろ。
パッケージに組みたてるに際しては、第５図（ｃ）に如
く、裏側はフリップチップ方式を用い、表面側は、ワイ
ヤボンディング方式を用いる。
く、裏側はフリップチップ方式を用い、表面側は、ワイ
ヤボンディング方式を用いる。
二ろする事によって容易に集積度を２倍となしかつ高耐
圧の集積回路を得る事ができる。
圧の集積回路を得る事ができる。
本発明によれば、ＭＩＳトランジスタの構造を変える事
なく、デバイス動作に関係のない基板を削る事で、ＭＩ
Ｓ）−ランジスタの最小ドレイン耐圧を改善する事がで
きる。
なく、デバイス動作に関係のない基板を削る事で、ＭＩ
Ｓ）−ランジスタの最小ドレイン耐圧を改善する事がで
きる。
第１図（ａ）〜（ｆ）は本発明を適用した相補型ＭＩＳ
トランジスタの製造工程を工程順に示す断面図、第２図
は従来のＭＩＳトランジスタの断面図、第３図は最小ド
レイン耐圧のゲート長依存性を示すグラフ、第４図は本
発明の他の実施例の断面図、第５図は本発明の他の実施
例の断面図である。 １・・・Ｎウェル領域、２・・・Ｐウェル領域、３・・
・絶縁分離領域、４・・・ゲート電極、 ５．５１・・
・ｎ膨拡散層、６．６１・・・ｐ膨拡散層、７．７１・
・・ＡＱ組電極８．８１・・燐硅酸ガラス、９，９１・
・・シリコン酸ｆｅ物、１０・・シリコン基板、１１．
１２．ｔ３・・・最小ドレイン耐圧、１４・・・ワイ
ヤ、１５・・・基体、１６・・・はんだバンプ。
トランジスタの製造工程を工程順に示す断面図、第２図
は従来のＭＩＳトランジスタの断面図、第３図は最小ド
レイン耐圧のゲート長依存性を示すグラフ、第４図は本
発明の他の実施例の断面図、第５図は本発明の他の実施
例の断面図である。 １・・・Ｎウェル領域、２・・・Ｐウェル領域、３・・
・絶縁分離領域、４・・・ゲート電極、 ５．５１・・
・ｎ膨拡散層、６．６１・・・ｐ膨拡散層、７．７１・
・・ＡＱ組電極８．８１・・燐硅酸ガラス、９，９１・
・・シリコン酸ｆｅ物、１０・・シリコン基板、１１．
１２．ｔ３・・・最小ドレイン耐圧、１４・・・ワイ
ヤ、１５・・・基体、１６・・・はんだバンプ。
Claims (1)
- 【特許請求の範囲】 １、第１の基体に、その表面より裏面に到るｐ形不純物
領域及びｎ形不純物領域を有し、その表面部に、それぞ
れｎチャネルＭＩＳ形電界効果トランジスタ及びｐチャ
ネルＭＩＳ形電界効果トランジスタを有し、裏面部には
コンタクト領域を有する事を特徴とする半導体装置。 ２、特許請求の範囲第１項において上記第１の基体のコ
ンタクト領域が第２の基体のコンタクト領域に接続され
、該第２基体の表面部には ＭＩＳ電界効果トランジスタを有する事を特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276763A JPS62136867A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276763A JPS62136867A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136867A true JPS62136867A (ja) | 1987-06-19 |
Family
ID=17574011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276763A Pending JPS62136867A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136867A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283966A (ja) * | 1988-09-09 | 1990-03-26 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
| JPH06310591A (ja) * | 1993-04-23 | 1994-11-04 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| WO2002097888A1 (fr) * | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur de puissance |
| JP2006317219A (ja) * | 2005-05-11 | 2006-11-24 | Lion Corp | 計量キャップ |
| JP2008300423A (ja) * | 2007-05-29 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2012521646A (ja) * | 2009-03-26 | 2012-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルーウェハ・ビアのラッチアップ・ガードリングを用いるラッチアップ改善のための構造体及び方法 |
| JP2013110429A (ja) * | 2006-12-06 | 2013-06-06 | Denso Corp | 半導体装置の製造方法 |
-
1985
- 1985-12-11 JP JP60276763A patent/JPS62136867A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283966A (ja) * | 1988-09-09 | 1990-03-26 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
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| WO2002097888A1 (fr) * | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur de puissance |
| JPWO2002097888A1 (ja) * | 2001-05-25 | 2004-09-16 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4712301B2 (ja) * | 2001-05-25 | 2011-06-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2006317219A (ja) * | 2005-05-11 | 2006-11-24 | Lion Corp | 計量キャップ |
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| JP2012521646A (ja) * | 2009-03-26 | 2012-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルーウェハ・ビアのラッチアップ・ガードリングを用いるラッチアップ改善のための構造体及び方法 |
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