JPS61265859A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS61265859A JPS61265859A JP60107702A JP10770285A JPS61265859A JP S61265859 A JPS61265859 A JP S61265859A JP 60107702 A JP60107702 A JP 60107702A JP 10770285 A JP10770285 A JP 10770285A JP S61265859 A JPS61265859 A JP S61265859A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型ＭＯＳ半導体装置の改良に関する。
近年の半導体集積回路、特にＭＯ３型集積回路の高集積
化は目覚ましいものがある。相補型ＭＯＳ（Ｃｏｌｐｌ
ｅｓｅｎｔａｒｙ ＭＯＳ、以下ＣＭＯＳと略称）半
導体装置においても例外ではない。ＣＭＯＳ半導体装置
では、高集積化、素子の微細化に伴って０ＭＯＳ特有の
問題がいくつか生じている。
化は目覚ましいものがある。相補型ＭＯＳ（Ｃｏｌｐｌ
ｅｓｅｎｔａｒｙ ＭＯＳ、以下ＣＭＯＳと略称）半
導体装置においても例外ではない。ＣＭＯＳ半導体装置
では、高集積化、素子の微細化に伴って０ＭＯＳ特有の
問題がいくつか生じている。
第６図は従来の一般的な０ＭＯ３構造である。
２１はｎ型Ｓ１基板、２２はこの基板２１に形成された
ｐ型ウェルであり、２３はフィールド絶縁層である。ｎ
型領域にはソース、ドレインとなるｐ１型１２５１，２
５２が形成され、これらｐ＋型層２５１，２５２間の基
板上にゲート絶縁膜２６２を介してゲート電極２７２が
形成されてｐチャネルＭＯＳＦＥＴが形成されている。
ｐ型ウェルであり、２３はフィールド絶縁層である。ｎ
型領域にはソース、ドレインとなるｐ１型１２５１，２
５２が形成され、これらｐ＋型層２５１，２５２間の基
板上にゲート絶縁膜２６２を介してゲート電極２７２が
形成されてｐチャネルＭＯＳＦＥＴが形成されている。
ｎ型領域には同様にソース、ドレインとなるｎ＋型層２
４里、２４２が形成され、これらのｎ＋型層２４１．２
４２間の基板上にゲート絶縁１！２６ ｔを介してゲー
ト電極２７！が形成されてｎチャネルＭＯＳＦＥＴが形
成されている。３０はｐ型ウェル２２をＶｓｓに接続す
るためのｐ＋型層であり、３１はｎ型基板２１をＶｏｏ
に接続するためのｎ１型層である。素子が形成された基
板はＣｖＤＲ化膿２８で覆われ、これにコンタクト孔が
形成されてへ２配線２９が形成されている。
４里、２４２が形成され、これらのｎ＋型層２４１．２
４２間の基板上にゲート絶縁１！２６ ｔを介してゲー
ト電極２７！が形成されてｎチャネルＭＯＳＦＥＴが形
成されている。３０はｐ型ウェル２２をＶｓｓに接続す
るためのｐ＋型層であり、３１はｎ型基板２１をＶｏｏ
に接続するためのｎ１型層である。素子が形成された基
板はＣｖＤＲ化膿２８で覆われ、これにコンタクト孔が
形成されてへ２配線２９が形成されている。
この様な従来のｃｖｏｓ構造で高集積化した場合の一つ
の問題は、ウェル境界領域でのバンチスルーである。バ
ンチスルーはｐ“型層２５１とｐウェル２２の間または
ｎ４型層２４１と基板２１の間で生じる。このバンチス
ルーを防止するためには従来、ウェル境界部のフィール
ド領域幅ｄ２を大きくすること、基板２１の濃度やウェ
ル２２の濃度を高くすることが行われている。しかしフ
ィールド領域の幅を大きくすることは高集積化の障害と
なる。また基板濃度やウェル濃度を高くすることも、拡
散層容量の増大やこれに伴う動作速度低下等のため、限
界がある。もう一つの問題はラッチアップ現象である。
の問題は、ウェル境界領域でのバンチスルーである。バ
ンチスルーはｐ“型層２５１とｐウェル２２の間または
ｎ４型層２４１と基板２１の間で生じる。このバンチス
ルーを防止するためには従来、ウェル境界部のフィール
ド領域幅ｄ２を大きくすること、基板２１の濃度やウェ
ル２２の濃度を高くすることが行われている。しかしフ
ィールド領域の幅を大きくすることは高集積化の障害と
なる。また基板濃度やウェル濃度を高くすることも、拡
散層容量の増大やこれに伴う動作速度低下等のため、限
界がある。もう一つの問題はラッチアップ現象である。
これはｐ型層２５１−ｎ型基板２１−ｐウェル２２−ｎ
＋型層２４１からなる寄生サイリスタがターンオンして
異常貫通電流が流れる現象である。このラッチアップ現
象を防止するためには、やはりウェル境界部のフィール
ド領域幅ｄ１を大きくすること、基板濃度やウェル濃度
を高くすること、等の他、ＶＤＤ電位やＶｓｓ電位をな
るべく多くとってｐｎｐトランジスタ、ｎｐｎトランジ
スタのベース層抵抗を実質的に小さくすること等が行わ
れる。しかしこれらの対策も０ＭＯＳの高集積化を妨げ
る原因となる。
＋型層２４１からなる寄生サイリスタがターンオンして
異常貫通電流が流れる現象である。このラッチアップ現
象を防止するためには、やはりウェル境界部のフィール
ド領域幅ｄ１を大きくすること、基板濃度やウェル濃度
を高くすること、等の他、ＶＤＤ電位やＶｓｓ電位をな
るべく多くとってｐｎｐトランジスタ、ｎｐｎトランジ
スタのベース層抵抗を実質的に小さくすること等が行わ
れる。しかしこれらの対策も０ＭＯＳの高集積化を妨げ
る原因となる。
本発明は上記した点に鑑みなされたもので、バンチスル
ー耐性、ラッチアップ耐性の向上を図った高集積化ＣＭ
ＯＳ半導体装置を提供することを目的とする。
ー耐性、ラッチアップ耐性の向上を図った高集積化ＣＭ
ＯＳ半導体装置を提供することを目的とする。
本発明の係るＣＭＯＳ半導体装置は、ｐチャネルＭＯＳ
ＦＥＴ及びｎチャネルＭＯＳＦＥＴのうち少なくとも、
ｎ型半導体領域とｎ型半導体領域の境界部で隣接するソ
ースまたはドレイン領域を境界部のフィールド絶縁膜上
に形成してなることを特徴とする。この様な構造は例え
ば、フィールド絶縁膜上に堆積した不純物ドープ多結晶
シリコン膜等の半導体膜によりソース、ドレイン領域を
形成することにより得られる。
ＦＥＴ及びｎチャネルＭＯＳＦＥＴのうち少なくとも、
ｎ型半導体領域とｎ型半導体領域の境界部で隣接するソ
ースまたはドレイン領域を境界部のフィールド絶縁膜上
に形成してなることを特徴とする。この様な構造は例え
ば、フィールド絶縁膜上に堆積した不純物ドープ多結晶
シリコン膜等の半導体膜によりソース、ドレイン領域を
形成することにより得られる。
本発明によれば、ウェル境界部の実質的なフィールド領
域幅を従来より小さくしてしかも従来よりバンチスルー
耐性及びラッチアップ耐性を大幅に向上させたＣＭＯＳ
半導体装置を得ることができる。また本発明の構造では
ウェル境界部のＭＯＳＦＥＴのソース、ドレイン領域が
絶縁膜上に形成されるため、ソース、ドレインＩｉｉ！
のｐｎ接合容量が小さいものとなり、０Ｍ０８回路の高
速動作が可能となる。
域幅を従来より小さくしてしかも従来よりバンチスルー
耐性及びラッチアップ耐性を大幅に向上させたＣＭＯＳ
半導体装置を得ることができる。また本発明の構造では
ウェル境界部のＭＯＳＦＥＴのソース、ドレイン領域が
絶縁膜上に形成されるため、ソース、ドレインＩｉｉ！
のｐｎ接合容量が小さいものとなり、０Ｍ０８回路の高
速動作が可能となる。
以下本発明の詳細な説明する。
第１図は一実施例の０ＭＯＳ構造である。１はｎ型Ｓｉ
基板、２はこの基板１に形成されたｐ型ウェルであり、
３はフィールド絶縁膜である。ｎチャネルＭＯＳＦＥＴ
は、フィールド絶縁膜ｓ上にソース、ドレイン領域とな
るｎ＋型層４１．４２が形成され、これらｎ＋型層４１
．４２間のｐ型ウェル２表面にゲート絶縁膜５１を介し
てゲート電極６１を形成して構成されている。ｐチャネ
ルＭＯＳＦＥＴは、同じくフィールド絶縁１１１３上に
ソース、ドレイン領域となるｐ＋型層４３．４４が形成
され、これらｐ＋型層４３．４４８の基板１表面にゲー
ト絶縁膜５２を介してゲート電極６２を形成して構成さ
れている。ｎ＋型層４！。
基板、２はこの基板１に形成されたｐ型ウェルであり、
３はフィールド絶縁膜である。ｎチャネルＭＯＳＦＥＴ
は、フィールド絶縁膜ｓ上にソース、ドレイン領域とな
るｎ＋型層４１．４２が形成され、これらｎ＋型層４１
．４２間のｐ型ウェル２表面にゲート絶縁膜５１を介し
てゲート電極６１を形成して構成されている。ｐチャネ
ルＭＯＳＦＥＴは、同じくフィールド絶縁１１１３上に
ソース、ドレイン領域となるｐ＋型層４３．４４が形成
され、これらｐ＋型層４３．４４８の基板１表面にゲー
ト絶縁膜５２を介してゲート電極６２を形成して構成さ
れている。ｎ＋型層４！。
４２及びｐ＋型層４３．４４は例えば、後に説明するよ
うに不純物ドープ多結晶シリコン膜により形成される。
うに不純物ドープ多結晶シリコン膜により形成される。
８はｐウェル２をＶｓｓ電位に接続するためのｐ＋型層
であり、９は基板１を■ＤＤ電位に接続するためのｎ４
″型層である。素子形成された基板表面はＣＶＤ絶縁ｌ
Ｉ７で覆われ、この絶Ｒ１！７にコンタクト孔を開けて
Ａ２配線１０が形成されている。
であり、９は基板１を■ＤＤ電位に接続するためのｎ４
″型層である。素子形成された基板表面はＣＶＤ絶縁ｌ
Ｉ７で覆われ、この絶Ｒ１！７にコンタクト孔を開けて
Ａ２配線１０が形成されている。
第２図（ａ） 〜（ｈ）はこの様なＣＭＯＳ構造を形成
するための製造工程例を示す断面図である。
するための製造工程例を示す断面図である。
先ず（ａ）に示すようにｎ型ＳＩＭ板１にｐウェル２を
形成し、この後絶縁膜を埋め込む領域に溝を形成する。
形成し、この後絶縁膜を埋め込む領域に溝を形成する。
この後例えばＣＶＤ酸化膜を堆積し、その表面を平坦化
してエッチバックして、（ｂ）に示すように溝にフィー
ルド絶縁［１３を埋込む。
してエッチバックして、（ｂ）に示すように溝にフィー
ルド絶縁［１３を埋込む。
このとき図示のように、フィールド絶縁膜３は溝の深さ
の途中まで埋め込まれて ２０００〜３０００人程度の
段差が形成された状態とする。
の途中まで埋め込まれて ２０００〜３０００人程度の
段差が形成された状態とする。
この後（Ｃ）に示すように全面に多結晶シリコン１１４
を堆積する。そして（ｄ）に示すように全面をフォトレ
ジスト等の平坦化膜１１により平坦化し、次いでＲＩＥ
によりエッチバックして（１に示すように多結晶シリコ
ン膜４をフィールド絶縁１１３上に選択的に残す。この
後、通常のＰＥＰ工程を経て多結晶シリコン膜４をバタ
ーニングして、（ｆ）に示すようにＭＯＳＦＥＴのソー
ス、ドレイン領域にのみ多結晶シリコンＩ［ｌＩ４を残
す。
を堆積する。そして（ｄ）に示すように全面をフォトレ
ジスト等の平坦化膜１１により平坦化し、次いでＲＩＥ
によりエッチバックして（１に示すように多結晶シリコ
ン膜４をフィールド絶縁１１３上に選択的に残す。この
後、通常のＰＥＰ工程を経て多結晶シリコン膜４をバタ
ーニングして、（ｆ）に示すようにＭＯＳＦＥＴのソー
ス、ドレイン領域にのみ多結晶シリコンＩ［ｌＩ４を残
す。
この後（Ｑ）に示すように素子形成を行なう。即ち、ｐ
ウェル２内には、ゲート絶縁１１５ ｔを介して多結晶
シリコン膜からなるゲート電極６１を形成し、このゲー
ト電極６１をマスクとして例えばＡｓをイオン注入して
多結晶シリコン膜４にソース、ドレインとなるｎ＋型層
４工、４２を形成する。ｎ型基板１＠域には同様に、ゲ
ート絶縁膜５２を介して多結晶シリコン膜からなるゲー
ト電極６２を形成し、このゲート電極６２をマスクとし
て例えばＢをイオン注入して多結晶シリコン膜４にソー
ス、ドレインとなるｐ＋型層４３ 、４４を形成する。
ウェル２内には、ゲート絶縁１１５ ｔを介して多結晶
シリコン膜からなるゲート電極６１を形成し、このゲー
ト電極６１をマスクとして例えばＡｓをイオン注入して
多結晶シリコン膜４にソース、ドレインとなるｎ＋型層
４工、４２を形成する。ｎ型基板１＠域には同様に、ゲ
ート絶縁膜５２を介して多結晶シリコン膜からなるゲー
ト電極６２を形成し、このゲート電極６２をマスクとし
て例えばＢをイオン注入して多結晶シリコン膜４にソー
ス、ドレインとなるｐ＋型層４３ 、４４を形成する。
ｐウェル２にはＶｓｓ線をコンタクトさせるためのｐ＋
型層８を形成し、またｎ型基板１にはＶＤＤ線をコンタ
クトさせるためのｎ＋型層９を形成する。こうして素子
形成された基板上に、（ｈ）に示すようにＣＶＤ絶縁１
１７を堆積し、これにコンタクト孔を開けてＡＱｉｉ！
１ｍ１０を形成して０ＭＯＳ構造が得られる。
型層８を形成し、またｎ型基板１にはＶＤＤ線をコンタ
クトさせるためのｎ＋型層９を形成する。こうして素子
形成された基板上に、（ｈ）に示すようにＣＶＤ絶縁１
１７を堆積し、これにコンタクト孔を開けてＡＱｉｉ！
１ｍ１０を形成して０ＭＯＳ構造が得られる。
この実施例の０ＭＯＳ構造を従来の第６図のものと比較
すると、次のような点で優れている。この実施例では第
１図から明らかなように、ウェル境界部で隣接するｎチ
ャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの各ソー
ス領域は、フィールド絶縁膜３上に堆積された多結晶シ
リコン膜からなるｎ＋型層４１及びｐ“型層４３により
形成されている。従ってｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴを分離する実質的なフィールド領域
幅は第１図に示すようにｄｌどなる。そしてこの０ＭＯ
Ｓ構造のバンチスルー耐圧に効くｎ＋型層４１とｎ型基
板１Ｂの距離およびｐ＋型層４３とｐウェル２間の距離
について見ると、それぞれｎ＋型！ｌＩ４１及びｐ”型
１４３ （Ｄチャネ１１．を領域側の端部からフィール
ド絶縁１１３の側面及び底面に沿ってｎ型基板１及びｐ
ウェル２に達する距離ということになる。これは第６図
の従・来構造では、バンチスルー耐圧に効く距離がソー
ス領域となるｎ＋型層２４１、ｐ＋型層２５１のそれぞ
れチャネル領域とは反対側の端部からの距離であるのと
大きい違いである。このため、この実施例の構造での実
質的なフィールド領域幅ｄ１を、従来の第６図でのフィ
ールド領域幅ｄ２と同じだけ確保したとすると、この実
施例の０ＭＯＳ構造の方がはるかに高いパンチスルー耐
圧が得られることになる。逆に従来のものと同程度のバ
ンチスルー耐圧を確保することを考えると、この実施例
の構造ではフィールド領域幅ｄ１を従来のフィールド領
域幅ｄ２より十分に小さくすることができる。
すると、次のような点で優れている。この実施例では第
１図から明らかなように、ウェル境界部で隣接するｎチ
ャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの各ソー
ス領域は、フィールド絶縁膜３上に堆積された多結晶シ
リコン膜からなるｎ＋型層４１及びｐ“型層４３により
形成されている。従ってｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴを分離する実質的なフィールド領域
幅は第１図に示すようにｄｌどなる。そしてこの０ＭＯ
Ｓ構造のバンチスルー耐圧に効くｎ＋型層４１とｎ型基
板１Ｂの距離およびｐ＋型層４３とｐウェル２間の距離
について見ると、それぞれｎ＋型！ｌＩ４１及びｐ”型
１４３ （Ｄチャネ１１．を領域側の端部からフィール
ド絶縁１１３の側面及び底面に沿ってｎ型基板１及びｐ
ウェル２に達する距離ということになる。これは第６図
の従・来構造では、バンチスルー耐圧に効く距離がソー
ス領域となるｎ＋型層２４１、ｐ＋型層２５１のそれぞ
れチャネル領域とは反対側の端部からの距離であるのと
大きい違いである。このため、この実施例の構造での実
質的なフィールド領域幅ｄ１を、従来の第６図でのフィ
ールド領域幅ｄ２と同じだけ確保したとすると、この実
施例の０ＭＯＳ構造の方がはるかに高いパンチスルー耐
圧が得られることになる。逆に従来のものと同程度のバ
ンチスルー耐圧を確保することを考えると、この実施例
の構造ではフィールド領域幅ｄ１を従来のフィールド領
域幅ｄ２より十分に小さくすることができる。
結局この実施例によれば、高集積化を図っても高いパン
チスルー耐性を保った０ＭＯＳ構造を得ることができる
。同様の理由でこの実施例によれば、十分なラッチアッ
プ耐性を保ってＣＭＯＳＩＩ造の高集積化を図ることが
できる。またこの実施例の場合、ソース領域がチャネル
領域に対してのみ開口していて底面には絶縁膜があり、
ソース領域からのＭＯＳＦＥＴ動作に寄与しない無駄な
縦方向のキャリア注入がないことも、ラッチアップ耐性
の向上に寄与している。更にこの実施例では、ＭＯＳＦ
ＥＴのソース、ドレイン領域がフィールド絶縁膜上に形
成されていることから、それらの接合容量が従来のもの
に比べて非常に小さく、従って０Ｍ０８回路の高速動作
が可能となる。
チスルー耐性を保った０ＭＯＳ構造を得ることができる
。同様の理由でこの実施例によれば、十分なラッチアッ
プ耐性を保ってＣＭＯＳＩＩ造の高集積化を図ることが
できる。またこの実施例の場合、ソース領域がチャネル
領域に対してのみ開口していて底面には絶縁膜があり、
ソース領域からのＭＯＳＦＥＴ動作に寄与しない無駄な
縦方向のキャリア注入がないことも、ラッチアップ耐性
の向上に寄与している。更にこの実施例では、ＭＯＳＦ
ＥＴのソース、ドレイン領域がフィールド絶縁膜上に形
成されていることから、それらの接合容量が従来のもの
に比べて非常に小さく、従って０Ｍ０８回路の高速動作
が可能となる。
本発明は上記した実施例に限られるものではない。他の
実施例の０ＭＯＳ構造を第３図〜第５図に示す。それぞ
れ第１図と対応する部分には第１図と同一符号を付して
詳細な説明は省略する。
実施例の０ＭＯＳ構造を第３図〜第５図に示す。それぞ
れ第１図と対応する部分には第１図と同一符号を付して
詳細な説明は省略する。
第３図の実施例は、ウェル境界部のフィールド絶縁１１
３の一部に特に深くした部分１２を設けて、より効果的
にパンチスルー耐圧及びラッチアップ耐性の向上を図っ
たものである。
３の一部に特に深くした部分１２を設けて、より効果的
にパンチスルー耐圧及びラッチアップ耐性の向上を図っ
たものである。
第４図の実施例は、フィールド絶縁膜３を埋込み法では
なく選択酸化法により形成したものである。この場合光
の実施例のようにソース、ドレイン領域となる多結晶シ
リコン膜をフィールド絶縁膜３の端部に自己整合させて
残すことができないので、これは通常のＰＥＰ工程によ
りバターニングすることになる。そしてこのとき、確実
にチャネル領域に開口するソース、ドレイン領域を形成
するためには、マスク合せ余裕も考慮して多結晶シリコ
ン膜がフィールド絶縁膜３上から半導体層上に延在する
ようにバターニングすることが必要である。そしてソー
ス、ドレイン領域としては図に示すように、ｎチャネル
ＭＯＳＦＥＴ側は多結晶シリコン膜からなるｎ＋型層４
１．４２とｐウェル２表面に拡散形成された１３１．１
３２により、またｐチャネルＭＯＳＦＥＴ側は多結晶シ
リコン膜によるｐ＋型層４３．４４と基板１に拡散形成
されたｐ＋型層１３３，１３４により、それぞれ構成さ
れる。この実施例でもソース、トレイン領域の大部分は
フィールド絶縁ｌＩ３上の多結晶シリコン族により構成
され、ｐウェル２に形成されるｎ＋型層１３１，１３２
、ｎ型基板１に形成されるｐ＋型層１３３．１３４は
ソース、ドレイン領域をチャネル領域に対向させるため
の極微細なものでよく、従って先の実施例と同様の効果
が得られる。
なく選択酸化法により形成したものである。この場合光
の実施例のようにソース、ドレイン領域となる多結晶シ
リコン膜をフィールド絶縁膜３の端部に自己整合させて
残すことができないので、これは通常のＰＥＰ工程によ
りバターニングすることになる。そしてこのとき、確実
にチャネル領域に開口するソース、ドレイン領域を形成
するためには、マスク合せ余裕も考慮して多結晶シリコ
ン膜がフィールド絶縁膜３上から半導体層上に延在する
ようにバターニングすることが必要である。そしてソー
ス、ドレイン領域としては図に示すように、ｎチャネル
ＭＯＳＦＥＴ側は多結晶シリコン膜からなるｎ＋型層４
１．４２とｐウェル２表面に拡散形成された１３１．１
３２により、またｐチャネルＭＯＳＦＥＴ側は多結晶シ
リコン膜によるｐ＋型層４３．４４と基板１に拡散形成
されたｐ＋型層１３３，１３４により、それぞれ構成さ
れる。この実施例でもソース、トレイン領域の大部分は
フィールド絶縁ｌＩ３上の多結晶シリコン族により構成
され、ｐウェル２に形成されるｎ＋型層１３１，１３２
、ｎ型基板１に形成されるｐ＋型層１３３．１３４は
ソース、ドレイン領域をチャネル領域に対向させるため
の極微細なものでよく、従って先の実施例と同様の効果
が得られる。
第５図の実施例は、第１図の実施例のフィールド絶縁膜
３の埋込み形状を、深い部分で横方向にせり出すように
変形して、パンチスルー耐圧及びラッチアップ耐性の一
層の向上を図ったものである。
３の埋込み形状を、深い部分で横方向にせり出すように
変形して、パンチスルー耐圧及びラッチアップ耐性の一
層の向上を図ったものである。
その他本発明は、ｎウェル構造あるいはダブルウェル構
造に適用する等、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
造に適用する等、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
第１図は本発明の一実施例の０ＭＯＳ構造を示す図、第
２図（ａ）〜（ｈ）はその製造工程例を示す断面図、第
３図〜第６図は他の実施例の０ＭＯＳ構造を示す図であ
る。 １・・・ｎ！１１８ ｉ基板、２・・・ｐウェル、３・
０．フィールド絶縁膜、４１．４２・・・ｎ中型層（多
結晶シリコンＩＩＩ） 、４３ 、４４・・・ｐ＋型Ｉ
Ｉ（多結晶シリコンＩＩ）、５ｔ 、５２・・・ゲート
絶縁膜、６ｓ 、 ６２・・・ゲート電極、７・・・Ｃ
ＶＤ絶縁膜、８・・・ｐ＋中型層９・・・ｎ＋中型層１
０・・・Ａｎ配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図
２図（ａ）〜（ｈ）はその製造工程例を示す断面図、第
３図〜第６図は他の実施例の０ＭＯＳ構造を示す図であ
る。 １・・・ｎ！１１８ ｉ基板、２・・・ｐウェル、３・
０．フィールド絶縁膜、４１．４２・・・ｎ中型層（多
結晶シリコンＩＩＩ） 、４３ 、４４・・・ｐ＋型Ｉ
Ｉ（多結晶シリコンＩＩ）、５ｔ 、５２・・・ゲート
絶縁膜、６ｓ 、 ６２・・・ゲート電極、７・・・Ｃ
ＶＤ絶縁膜、８・・・ｐ＋中型層９・・・ｎ＋中型層１
０・・・Ａｎ配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図
Claims (2)
- （１）ｐ型半導体領域とｎ型半導体領域が接合を形成し
て配置された基板の、前記ｐ型半導体領域にｎチャネル
ＭＯＳＦＥＴが形成され、前記ｎ型半導体領域にｐチャ
ネルＭＯＳＦＥＴが形成された相補型ＭＯＳ半導体装置
において、前記ｎチャネルＭＯＳＦＥＴとｐチャネルＭ
ＯＳＦＥＴの前記ｐ型半導体領域とｎ型半導体領域の境
界部で隣接するソースまたはドレイン領域を、その境界
部のフィールド絶縁膜上に形成してなることを特徴とす
る相補型ＭＯＳ半導体装置。 - （２）前記境界部で隣接するソースまたはドレイン領域
は、フィールド絶縁膜上に堆積された半導体膜により形
成されている特許請求の範囲第１項記載の相補型ＭＯＳ
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107702A JPS61265859A (ja) | 1985-05-20 | 1985-05-20 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107702A JPS61265859A (ja) | 1985-05-20 | 1985-05-20 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265859A true JPS61265859A (ja) | 1986-11-25 |
Family
ID=14465780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107702A Pending JPS61265859A (ja) | 1985-05-20 | 1985-05-20 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265859A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389801A (en) * | 1992-03-16 | 1995-02-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having increased current capacity |
| WO1996042112A1 (fr) * | 1995-06-12 | 1996-12-27 | Hitachi, Ltd. | Circuit integre a semi-conducteur, son procede de fabrication et plaquette semi-conductrice |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| JP2015035618A (ja) * | 2014-10-16 | 2015-02-19 | 三菱電機株式会社 | 半導体装置 |
| US9276094B2 (en) | 2008-11-13 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor device |
-
1985
- 1985-05-20 JP JP60107702A patent/JPS61265859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389801A (en) * | 1992-03-16 | 1995-02-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having increased current capacity |
| WO1996042112A1 (fr) * | 1995-06-12 | 1996-12-27 | Hitachi, Ltd. | Circuit integre a semi-conducteur, son procede de fabrication et plaquette semi-conductrice |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| US9276094B2 (en) | 2008-11-13 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2015035618A (ja) * | 2014-10-16 | 2015-02-19 | 三菱電機株式会社 | 半導体装置 |
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