JPS6230704B2 - - Google Patents
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- JPS6230704B2 JPS6230704B2 JP56003764A JP376481A JPS6230704B2 JP S6230704 B2 JPS6230704 B2 JP S6230704B2 JP 56003764 A JP56003764 A JP 56003764A JP 376481 A JP376481 A JP 376481A JP S6230704 B2 JPS6230704 B2 JP S6230704B2
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ・トランジスタとMOSト
ランジスタとを複合した半導体装置、特にバイポ
ーラ・トランジスタとMOSトランジスタとを分
離することなく、同一ウエル内に形成し、２素子
で１ゲートを形成する半導体装置に関する。 従来、２素子で１ゲートを形成する半導体素子
としてはバイポーラ素子の一つであるI2L（Ｉ
ntegrated Ｉnjection Ｌogic）があつた。I2L
の基本構造は第１図に示すようなものであり、そ
の等価回路及び等価論理回路は夫々第２図、第３
図に示す通りである。 これらの図において、１はｎ型半導体基板、１
３は基板１内に形成され、その一表面に露出する
ｐ領域、１５は基板の反対側表面に形成された接
続用n+領域、２は基板１内に形成され、その一
表面に露出するｐ−ウエル、２１，２２はｐ−ウ
エル２内に形成され、基板１の一表面に露出する
第１および第２のn+領域、３は基板１の一表面
に形成された絶縁膜（SiO2など）、またＡ，Ｂ，
D1，D2はそれぞれ、領域１３，２および２１，
２２にオーミツク接続されたキヤリヤ注入用、入
力および出力端子である。 第１，２図から明らかなように、第１および第
２のn+領域２１，２２は、その下のｐ−ウエル
２およびｎ基板１と共に、ベースを共有するバイ
ポーラ・トランジスタTr2（第２図）を構成し、
またｐ−ウエル２はｎ基板１およびｐ領域１３と
共にバイポーラ・ラテラル・トランジスタTr1
（第２図）を構成する。 このような構成において、入力端子Ｂに“１”
入力が供給されると、ラテラル・トランジスタ
Tr1が導通し、これによつてトランジスタTr2も
導通する。その結果、出力端子D1，D2には
“０”信号が発生される。反対に、入力端子Ｂに
“０”入力が供給されると、トランジスタTr1，
Tr2は共にカツトオフとなり、出力端子D1，D2に
は“１”信号が発生される。すなわち、第１図の
構成によつて、第３図のような論理回路が実現さ
れる。 第１図の構成は高集積の複合構造を生かしたも
のであり、論理回路への汎用性、低消費電力性お
よび低電圧動作等に秀れたものである。 しかしながら、ｐ−ウエル２を共通ベースとす
るトランジスタTr2のベースへのキヤリヤの注入
が、ラテラル構造のpnpバイポーラ・トランジス
タTr1によつて行なわれる為、逆npnを用いた前
記トランジスタTr2のベースへの供給電流に制限
を生じ、その結果出力端子D1，D2…の数に制限
を与える結果となつていた。 又、バイポーラ・トランジスタを用いている
為、入力インピーダンスがMOSトランジスタに
比して小さく、更に第１図より明らかな如く、入
力端子Ｂはｐ−ウエル全体に共通できるから、入
力端子を複数化したい場合にはウエル数を増加し
なければならないといつた欠点があつた。 このような欠点の改良策として、第１図のラテ
ラルトランジスタTr1のＰベース部の露出表面
（すなわち、基板１の表面）に絶縁ゲートを配置
することにより、MOSトランジスタ構成とした
ものが提案されている（特開昭52−87990号、特
開昭52−107784号公報）。 これらの提案では、バイポーラ・トランジスタ
が形成されるウエルの外側に、MOSトランジス
タ部が形成されるので、バイポーラ・トランジス
タのベースのキヤリヤの注入は、MOSトランジ
スタのゲート下に形成される反転チヤンネルを通
して行なわれる。このために、前記キヤリヤ注入
量を多くすることが困難であり、またゲート酸化
膜に高品位のものを用いなければならないなどの
制約を生じ、コスト高になり易いという欠点があ
つた。 本発明は、上記の欠点を除去する為になされた
ものであつて、バイポーラ・トランジスタと
MOS電界効果トランジスタとを巧みに組合わ
せ、前記両者を分離することなく、同一ウエル内
に複合して形成することにより、高入力インピー
ダンスであつて、しかも出力、大電流を得ること
のできる半導体装置を提供せんとするものであ
る。 以下、本発明の一実施例を図面によつて詳細に
説明する。 第４図および第５図は、夫々本発明の半導体装
置の断面図及び平面図を示す。これらの図におい
て、第１，２図と同一の符号は同一または同等部
分をあらわす。 １１は基板１内に形成され、その表面に露出す
る接続用n+領域、２４はｐ−ウエル２内に形成
され、基板１の一表面に露出するキヤリヤ注入用
p+領域、４１〜４４は、絶縁膜３に穿設された
コンタクトホールを介して、それぞれ第１および
第２のn+領域２１，２２、接続用n+領域１１お
よびキヤリヤ注入用p+領域２４にオーミツク接
続された電極である。 また、５は、第１および第２のn+領域とキヤ
リヤ注入用p+領域２４との間に形成された電流
チヤンネルに対向するように、絶縁膜３上に配置
されたゲート電極、ｃは引出用端子である。な
お、６は、ゲート電極５への電圧印加によつて、
前記電流チヤンネル内に形成される空乏層であ
る。 第４，５図から明らかなように、第１および第
２のn+領域２１，２２はその下のｐ−ウエル２
およびｎ基板１と共に、ベースを共有するバイポ
ーラ・トランジスタTr2（第６図）を構成し、ま
たｐ−ウエル２、絶縁膜３およびp+領域２４
で、MOS電界効果トランジスタTr1（第６図）が
構成される。 この構造の半導体装置の製造は、公知の集積回
路製造技術を用いて容易に行なうことができる。
すなわち、例えば、まず最切に、ｎ型シリコン単
結晶基板１の中にキヤリヤ注入用端子Ａ、出力端
子D1，D2を設ける為のｐ−ウエル２をドーピン
グ等により形成する。 その後、図に示す位置に、基板１内にn+領域
１１を、またｐ−ウエル２を越えない程度の深さ
にn+、p+領域２１，２２，２４を、それぞれ周
知のイオン注入技術等を用いて作る。更に、その
上に絶縁膜３を作成し、前記p+、n+領域に対応
する電極４１〜４４およびMOS電界効果トラン
ジスタの電流チヤンネルに対向するゲート電極５
を形成する。 なお、この場合、ｐ−ウエルの深さは約１μｍ
程度となるようにし、ゲート電極Ｂによつて、ｐ
層すなわち電流チヤンネルに作られる空乏層５の
広がりで、キヤリヤ注入のコントロールを容易に
ならしむるようにするのが望ましい。 上記の構造を有する本発明の半導体装置の等価
回路及び等価論理回路を夫々第６図および第７図
に示す。 MOS電界効果トランジスタTr1のゲート電極５
に印加される電界によつて作られる空乏層６が、
キヤリヤの注入を制御し、ドレイン側に流れ込ん
だ電流は次の逆npnバイポーラ・トランジスタ
Tr2のベース電流となる。そして、前記ベース電
流によつて、前記バイポーラ・トランジスタTr2
のスイツチング（オン・オフ制御）を行なうもの
である。 すなわち、MOS電界効果トランジスタTr1のゲ
ート電極５に“１”入力が供給されると、このト
ランジスタTr1は導通する。これによつてバイポ
ーラ・トランジスタTr2も導通するので、出力端
子D1，D2には“０”出力があらわれる。 反対に、ゲート電極５に“０”入力が供給され
ると、その下に破線で示したような空乏層６が広
がる。この空乏層６によつて電流チヤンネルがピ
ンチオフされ、バイポーラ・トランジスタTr2の
ベースへのキヤリヤ注入が抑止される。その結
果、バイポーラ・トランジスタTr2はカツトオフ
状態となる。したがつて、その出力端子D1，D2
には“１”出力があらわれることになる。 このようにして、第４，５図の装置により、第
７図のような論理回路が実現される。 以上の説明から明らかな如く、本発明によれば
キヤリヤ注入用領域２４とバイポーラ・トランジ
スタとの間の電流チヤンネルが、ゲート下に形成
される反転層によつてではなくて、Ｐ−ウエル２
そのものによつて形成されるので、電流チヤンネ
ルの断面積を大きくして抵抗を低減し、注入キヤ
リヤの量を増大することが容易であり、前記バイ
ポーラ・トランジスタTr2のベース電流を充分大
きくとることが可能である。また、MOSトラン
ジスタ部のゲート絶縁膜が低品位でよいので、製
造を簡略化し、コスト低減が容易となる。入力端
子ＢはMOS電界効果トランジスタのゲート電極
５に接続されていて、I2Lの様にｐ−ウエル全体
に共通のものではないから、ｐ−ウエル２および
電極５の位置、形状を工夫して、例えば第８図の
ようにすることにより、出力端子D1，D2…を多
数とることが可能となる。 又、入力信号はMOS電界効果トランジスタの
ゲート電極５に供給されているから、入力インピ
ーダンスをI2Lのバイポーラ・トランジスタに比
して充分大きくとることができる等の効果があ
る。
ランジスタとを複合した半導体装置、特にバイポ
ーラ・トランジスタとMOSトランジスタとを分
離することなく、同一ウエル内に形成し、２素子
で１ゲートを形成する半導体装置に関する。 従来、２素子で１ゲートを形成する半導体素子
としてはバイポーラ素子の一つであるI2L（Ｉ
ntegrated Ｉnjection Ｌogic）があつた。I2L
の基本構造は第１図に示すようなものであり、そ
の等価回路及び等価論理回路は夫々第２図、第３
図に示す通りである。 これらの図において、１はｎ型半導体基板、１
３は基板１内に形成され、その一表面に露出する
ｐ領域、１５は基板の反対側表面に形成された接
続用n+領域、２は基板１内に形成され、その一
表面に露出するｐ−ウエル、２１，２２はｐ−ウ
エル２内に形成され、基板１の一表面に露出する
第１および第２のn+領域、３は基板１の一表面
に形成された絶縁膜（SiO2など）、またＡ，Ｂ，
D1，D2はそれぞれ、領域１３，２および２１，
２２にオーミツク接続されたキヤリヤ注入用、入
力および出力端子である。 第１，２図から明らかなように、第１および第
２のn+領域２１，２２は、その下のｐ−ウエル
２およびｎ基板１と共に、ベースを共有するバイ
ポーラ・トランジスタTr2（第２図）を構成し、
またｐ−ウエル２はｎ基板１およびｐ領域１３と
共にバイポーラ・ラテラル・トランジスタTr1
（第２図）を構成する。 このような構成において、入力端子Ｂに“１”
入力が供給されると、ラテラル・トランジスタ
Tr1が導通し、これによつてトランジスタTr2も
導通する。その結果、出力端子D1，D2には
“０”信号が発生される。反対に、入力端子Ｂに
“０”入力が供給されると、トランジスタTr1，
Tr2は共にカツトオフとなり、出力端子D1，D2に
は“１”信号が発生される。すなわち、第１図の
構成によつて、第３図のような論理回路が実現さ
れる。 第１図の構成は高集積の複合構造を生かしたも
のであり、論理回路への汎用性、低消費電力性お
よび低電圧動作等に秀れたものである。 しかしながら、ｐ−ウエル２を共通ベースとす
るトランジスタTr2のベースへのキヤリヤの注入
が、ラテラル構造のpnpバイポーラ・トランジス
タTr1によつて行なわれる為、逆npnを用いた前
記トランジスタTr2のベースへの供給電流に制限
を生じ、その結果出力端子D1，D2…の数に制限
を与える結果となつていた。 又、バイポーラ・トランジスタを用いている
為、入力インピーダンスがMOSトランジスタに
比して小さく、更に第１図より明らかな如く、入
力端子Ｂはｐ−ウエル全体に共通できるから、入
力端子を複数化したい場合にはウエル数を増加し
なければならないといつた欠点があつた。 このような欠点の改良策として、第１図のラテ
ラルトランジスタTr1のＰベース部の露出表面
（すなわち、基板１の表面）に絶縁ゲートを配置
することにより、MOSトランジスタ構成とした
ものが提案されている（特開昭52−87990号、特
開昭52−107784号公報）。 これらの提案では、バイポーラ・トランジスタ
が形成されるウエルの外側に、MOSトランジス
タ部が形成されるので、バイポーラ・トランジス
タのベースのキヤリヤの注入は、MOSトランジ
スタのゲート下に形成される反転チヤンネルを通
して行なわれる。このために、前記キヤリヤ注入
量を多くすることが困難であり、またゲート酸化
膜に高品位のものを用いなければならないなどの
制約を生じ、コスト高になり易いという欠点があ
つた。 本発明は、上記の欠点を除去する為になされた
ものであつて、バイポーラ・トランジスタと
MOS電界効果トランジスタとを巧みに組合わ
せ、前記両者を分離することなく、同一ウエル内
に複合して形成することにより、高入力インピー
ダンスであつて、しかも出力、大電流を得ること
のできる半導体装置を提供せんとするものであ
る。 以下、本発明の一実施例を図面によつて詳細に
説明する。 第４図および第５図は、夫々本発明の半導体装
置の断面図及び平面図を示す。これらの図におい
て、第１，２図と同一の符号は同一または同等部
分をあらわす。 １１は基板１内に形成され、その表面に露出す
る接続用n+領域、２４はｐ−ウエル２内に形成
され、基板１の一表面に露出するキヤリヤ注入用
p+領域、４１〜４４は、絶縁膜３に穿設された
コンタクトホールを介して、それぞれ第１および
第２のn+領域２１，２２、接続用n+領域１１お
よびキヤリヤ注入用p+領域２４にオーミツク接
続された電極である。 また、５は、第１および第２のn+領域とキヤ
リヤ注入用p+領域２４との間に形成された電流
チヤンネルに対向するように、絶縁膜３上に配置
されたゲート電極、ｃは引出用端子である。な
お、６は、ゲート電極５への電圧印加によつて、
前記電流チヤンネル内に形成される空乏層であ
る。 第４，５図から明らかなように、第１および第
２のn+領域２１，２２はその下のｐ−ウエル２
およびｎ基板１と共に、ベースを共有するバイポ
ーラ・トランジスタTr2（第６図）を構成し、ま
たｐ−ウエル２、絶縁膜３およびp+領域２４
で、MOS電界効果トランジスタTr1（第６図）が
構成される。 この構造の半導体装置の製造は、公知の集積回
路製造技術を用いて容易に行なうことができる。
すなわち、例えば、まず最切に、ｎ型シリコン単
結晶基板１の中にキヤリヤ注入用端子Ａ、出力端
子D1，D2を設ける為のｐ−ウエル２をドーピン
グ等により形成する。 その後、図に示す位置に、基板１内にn+領域
１１を、またｐ−ウエル２を越えない程度の深さ
にn+、p+領域２１，２２，２４を、それぞれ周
知のイオン注入技術等を用いて作る。更に、その
上に絶縁膜３を作成し、前記p+、n+領域に対応
する電極４１〜４４およびMOS電界効果トラン
ジスタの電流チヤンネルに対向するゲート電極５
を形成する。 なお、この場合、ｐ−ウエルの深さは約１μｍ
程度となるようにし、ゲート電極Ｂによつて、ｐ
層すなわち電流チヤンネルに作られる空乏層５の
広がりで、キヤリヤ注入のコントロールを容易に
ならしむるようにするのが望ましい。 上記の構造を有する本発明の半導体装置の等価
回路及び等価論理回路を夫々第６図および第７図
に示す。 MOS電界効果トランジスタTr1のゲート電極５
に印加される電界によつて作られる空乏層６が、
キヤリヤの注入を制御し、ドレイン側に流れ込ん
だ電流は次の逆npnバイポーラ・トランジスタ
Tr2のベース電流となる。そして、前記ベース電
流によつて、前記バイポーラ・トランジスタTr2
のスイツチング（オン・オフ制御）を行なうもの
である。 すなわち、MOS電界効果トランジスタTr1のゲ
ート電極５に“１”入力が供給されると、このト
ランジスタTr1は導通する。これによつてバイポ
ーラ・トランジスタTr2も導通するので、出力端
子D1，D2には“０”出力があらわれる。 反対に、ゲート電極５に“０”入力が供給され
ると、その下に破線で示したような空乏層６が広
がる。この空乏層６によつて電流チヤンネルがピ
ンチオフされ、バイポーラ・トランジスタTr2の
ベースへのキヤリヤ注入が抑止される。その結
果、バイポーラ・トランジスタTr2はカツトオフ
状態となる。したがつて、その出力端子D1，D2
には“１”出力があらわれることになる。 このようにして、第４，５図の装置により、第
７図のような論理回路が実現される。 以上の説明から明らかな如く、本発明によれば
キヤリヤ注入用領域２４とバイポーラ・トランジ
スタとの間の電流チヤンネルが、ゲート下に形成
される反転層によつてではなくて、Ｐ−ウエル２
そのものによつて形成されるので、電流チヤンネ
ルの断面積を大きくして抵抗を低減し、注入キヤ
リヤの量を増大することが容易であり、前記バイ
ポーラ・トランジスタTr2のベース電流を充分大
きくとることが可能である。また、MOSトラン
ジスタ部のゲート絶縁膜が低品位でよいので、製
造を簡略化し、コスト低減が容易となる。入力端
子ＢはMOS電界効果トランジスタのゲート電極
５に接続されていて、I2Lの様にｐ−ウエル全体
に共通のものではないから、ｐ−ウエル２および
電極５の位置、形状を工夫して、例えば第８図の
ようにすることにより、出力端子D1，D2…を多
数とることが可能となる。 又、入力信号はMOS電界効果トランジスタの
ゲート電極５に供給されているから、入力インピ
ーダンスをI2Lのバイポーラ・トランジスタに比
して充分大きくとることができる等の効果があ
る。
第１図はI2Lの構造を示す断面図、第２図およ
び第３図は夫々I2Lの等価回路および等価論理回
路、第４図および第５図は夫々本発明の一実施例
の概略断面図および平面図、第６図および第７図
は夫々その等価回路および等価論理回路、第８図
は本発明の他の実施例の平面図である。 １……ｎ型シリコン単結晶基板、２……ｐ−ウ
エル、３……絶縁被膜、４１〜４４……電極、５
……ゲート電極、６……空乏層。
び第３図は夫々I2Lの等価回路および等価論理回
路、第４図および第５図は夫々本発明の一実施例
の概略断面図および平面図、第６図および第７図
は夫々その等価回路および等価論理回路、第８図
は本発明の他の実施例の平面図である。 １……ｎ型シリコン単結晶基板、２……ｐ−ウ
エル、３……絶縁被膜、４１〜４４……電極、５
……ゲート電極、６……空乏層。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ・トランジスタおよび前記バイポ
ーラ・トランジスタのベースへのキヤリヤ注入を
制御するMOSトランジスタが、同一ウエル内に
ベースを共通するように複合して形成された半導
体装置において、 前記キヤリヤ注入の制御をMOSトランジスタ
のゲート電極への印加電圧による、電流チヤンネ
ル内での空乏層の広がりによつて行なうことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003764A JPS57118664A (en) | 1981-01-16 | 1981-01-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003764A JPS57118664A (en) | 1981-01-16 | 1981-01-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118664A JPS57118664A (en) | 1982-07-23 |
| JPS6230704B2 true JPS6230704B2 (ja) | 1987-07-03 |
Family
ID=11566229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56003764A Granted JPS57118664A (en) | 1981-01-16 | 1981-01-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57118664A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226165A (ja) * | 1984-04-25 | 1985-11-11 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS60229362A (ja) * | 1984-04-26 | 1985-11-14 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS60229361A (ja) * | 1984-04-26 | 1985-11-14 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS6112057A (ja) * | 1984-06-26 | 1986-01-20 | Sanyo Electric Co Ltd | 半導体装置 |
| CN101667575B (zh) * | 2009-10-09 | 2013-05-01 | 贵州大学 | 多沟道电流扩展型半导体恒电流二极管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210087A (en) * | 1975-07-15 | 1977-01-26 | Nec Corp | Structure of semiconductor integrated circuit |
| JPS5287990A (en) * | 1976-01-19 | 1977-07-22 | Toshiba Corp | Semiconductor device |
| JPS52107784A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
-
1981
- 1981-01-16 JP JP56003764A patent/JPS57118664A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210087A (en) * | 1975-07-15 | 1977-01-26 | Nec Corp | Structure of semiconductor integrated circuit |
| JPS5287990A (en) * | 1976-01-19 | 1977-07-22 | Toshiba Corp | Semiconductor device |
| JPS52107784A (en) * | 1976-03-08 | 1977-09-09 | Toshiba Corp | Semiconductor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118664A (en) | 1982-07-23 |
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