JPS60229362A - 半導体注入集積論理回路装置 - Google Patents
半導体注入集積論理回路装置Info
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- JPS60229362A JPS60229362A JP59085382A JP8538284A JPS60229362A JP S60229362 A JPS60229362 A JP S60229362A JP 59085382 A JP59085382 A JP 59085382A JP 8538284 A JP8538284 A JP 8538284A JP S60229362 A JPS60229362 A JP S60229362A
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- epitaxial layer
- transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/024—Integrated injection logic structures [I2L] using field effect injector structures
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、ＩＩＬと
いう。）に関する。
いう。）に関する。
（ロ）従来技術
一つの半導体基板上に２つのトランジスタ（Ｑ、、Ｑ、
）を第１図に示すように構成されたＩＩＬは、一般に第
２図に示すように注入側をラテラルＰＮＰトランジスタ
（Ｑりとし出力側を逆方向縦形ＮＰＮ）ランジスタ（Ｑ
、）として、ラテラルＰＮＰトランジスタのコレクタを
縦形ＮＰＮ ）ランジスタのベースと共用する構造を有
する。すなわち、Ｐ型シリコン基板（１１上ＶＣＮ＋型
の埋め込み層（２）を設け、エピタキシャル成長でＮ型
のエピタキシャル層（３）を形成し、このエピタキシャ
ル層（３）をＰ＋型の分離領域（４）で島状に分離して
島領域（５）を形成する。この島領域（５）にＰ型拡散
領域（６）（７１およびＮ型拡散領域（８）（９１を順
次不純物拡散によつ℃形成し、酸化膜（３ａ）の電極孔
を介して電極（１（１〜０１が設けられている。そして
、ラテラルＰＮＰトランジスタはＰ型拡散領域（６）が
エミッタ（インジェクタ）、エピタキシャル層（島領域
）（５）がベース、Ｐ型拡散領域（７）がコレクタでベ
ース接地で働（。一方逆方向縦形ＮＰＮ）ランジスタは
、エピタキシャル層（５）（島領域）がエミッタ、Ｐ型
拡散領域（７）がベース、Ｎ型拡散領域ｆ８１ （９１
がコレクタとなっている。
）を第１図に示すように構成されたＩＩＬは、一般に第
２図に示すように注入側をラテラルＰＮＰトランジスタ
（Ｑりとし出力側を逆方向縦形ＮＰＮ）ランジスタ（Ｑ
、）として、ラテラルＰＮＰトランジスタのコレクタを
縦形ＮＰＮ ）ランジスタのベースと共用する構造を有
する。すなわち、Ｐ型シリコン基板（１１上ＶＣＮ＋型
の埋め込み層（２）を設け、エピタキシャル成長でＮ型
のエピタキシャル層（３）を形成し、このエピタキシャ
ル層（３）をＰ＋型の分離領域（４）で島状に分離して
島領域（５）を形成する。この島領域（５）にＰ型拡散
領域（６）（７１およびＮ型拡散領域（８）（９１を順
次不純物拡散によつ℃形成し、酸化膜（３ａ）の電極孔
を介して電極（１（１〜０１が設けられている。そして
、ラテラルＰＮＰトランジスタはＰ型拡散領域（６）が
エミッタ（インジェクタ）、エピタキシャル層（島領域
）（５）がベース、Ｐ型拡散領域（７）がコレクタでベ
ース接地で働（。一方逆方向縦形ＮＰＮ）ランジスタは
、エピタキシャル層（５）（島領域）がエミッタ、Ｐ型
拡散領域（７）がベース、Ｎ型拡散領域ｆ８１ （９１
がコレクタとなっている。
このようなＩＩＬＩＣおい℃は、インジェクタとして用
いるＰＮＰトランジスタとし℃ラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ（６）
）からＮＰＮ トランジスタへ注入される電流は一部に
すぎず、大半は無効電流となり、電流増幅率（ｈ□）が
小さいなどの問題があった。
いるＰＮＰトランジスタとし℃ラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ（６）
）からＮＰＮ トランジスタへ注入される電流は一部に
すぎず、大半は無効電流となり、電流増幅率（ｈ□）が
小さいなどの問題があった。
上述した問題点を解消するために、インジェクタとして
縦形ＰＮＰ ）ランジスタを用いて、インジェクタから
の無効電流を少なくしたＩＩＬが特開昭５８−２１３４
６３号公報に開示されている。
縦形ＰＮＰ ）ランジスタを用いて、インジェクタから
の無効電流を少なくしたＩＩＬが特開昭５８−２１３４
６３号公報に開示されている。
このＩＩＬは第３図に示すように、Ｐ型シリコン基板（
１）とその上にエピタキシャル成長させたＮ型エピタキ
シャル層（３）との間にＮ＋埋め込み層（２１とＰ＋型
埋め込み層（１５１とを部分的に形成し、エピタキシャ
ル層（３）の表面の一部【ｒ型埋め込み層Ｃｌ５１に接
するＮ＋型拡散領域０６１を介してＰ＋型拡散領域α７
１を形成してこれをインジェクタとする縦形ＰＮＰトラ
ンジスタを構成し、一方エビタキシャル層（３）の表面
の他部ＶｃＰ＋埋め込み層０９に一部で接するＰ型ベー
ス領域側を形成し、このＰ型ベース領域０８１の表面に
コレクタとなるＮ＋型拡散領域１ｇを部分的に形成して
これを逆方向縦形ＮＰＮ）ランジスタを構成するもので
ある。
１）とその上にエピタキシャル成長させたＮ型エピタキ
シャル層（３）との間にＮ＋埋め込み層（２１とＰ＋型
埋め込み層（１５１とを部分的に形成し、エピタキシャ
ル層（３）の表面の一部【ｒ型埋め込み層Ｃｌ５１に接
するＮ＋型拡散領域０６１を介してＰ＋型拡散領域α７
１を形成してこれをインジェクタとする縦形ＰＮＰトラ
ンジスタを構成し、一方エビタキシャル層（３）の表面
の他部ＶｃＰ＋埋め込み層０９に一部で接するＰ型ベー
ス領域側を形成し、このＰ型ベース領域０８１の表面に
コレクタとなるＮ＋型拡散領域１ｇを部分的に形成して
これを逆方向縦形ＮＰＮ）ランジスタを構成するもので
ある。
しかしながら、層上のＩＩＬにおいても、インジェクタ
から供給される電流の一部がベース電流として流れ、論
理回路動作に寄与していない。
から供給される電流の一部がベース電流として流れ、論
理回路動作に寄与していない。
←→ 発明の目的
本発明はインジェクタよりの無効電流をなくし、消費電
力を少なくしたＩＩＬを提供することにある。
力を少なくしたＩＩＬを提供することにある。
に）発明の構成
本発明は一導電型の半導体暴政と、この基板上に形成さ
れた逆導電型のエピタキシャル層と、前記基板表面に形
成した一導電型の埋め込み層および逆導電型の埋め込み
層とを設け、前記エピタキシャル層表面に一導電型の埋
め込み層に接する一導電型の分離領域を形成し、この分
離領域に囲まれたエピタキシャル層表面に逆導電型のソ
ース領域およびドレイン領域を形成して接合形電界効果
トランジスタを構成し、前記逆導電型の埋め込み層上の
エピタキシャル層表面に前記逆導電型の埋め込み層に近
接する一導電型のベース領域を形成すると共に、このベ
ース領域表面に少なくとも１つの逆導電型のコレクタ領
域を形成して逆方向縦形トランジスタを構成し、前記ベ
ース領域とドレイン領域を接続すると共に前記ソース領
域をインジェクタ端子と接続して、前記接合形電界効果
トランジスタをインジェクタとして用いたことを特徴と
する半導体注入集積論理回路装置である。
れた逆導電型のエピタキシャル層と、前記基板表面に形
成した一導電型の埋め込み層および逆導電型の埋め込み
層とを設け、前記エピタキシャル層表面に一導電型の埋
め込み層に接する一導電型の分離領域を形成し、この分
離領域に囲まれたエピタキシャル層表面に逆導電型のソ
ース領域およびドレイン領域を形成して接合形電界効果
トランジスタを構成し、前記逆導電型の埋め込み層上の
エピタキシャル層表面に前記逆導電型の埋め込み層に近
接する一導電型のベース領域を形成すると共に、このベ
ース領域表面に少なくとも１つの逆導電型のコレクタ領
域を形成して逆方向縦形トランジスタを構成し、前記ベ
ース領域とドレイン領域を接続すると共に前記ソース領
域をインジェクタ端子と接続して、前記接合形電界効果
トランジスタをインジェクタとして用いたことを特徴と
する半導体注入集積論理回路装置である。
（ホ）実施例
本発明の実施例を第４図ないし第５図に従い説明する。
第４図は本発明によるＩＩＬの等価回路図、第５図は本
発明によるＩＩＬの構造を断面図にて示すものである。
発明によるＩＩＬの構造を断面図にて示すものである。
一つの半導体基板上に接合形電界効果トランジスタ（以
下、Ｊ−ＦＥＴという。）（Ｔ、）と逆方向縦形ＮＰＮ
）ランジスタ（Ｔ、）を第４図に示すように構成する
。すなわちＪ−ＦＥＴ（Ｔｌ）のソースをインジェクタ
端子に接続し、ドレインを逆方向縦形ＮＰＮトランジス
タ（Ｔ、）のベースに接続してＪ−ＦＥＴ（Ｔ、）をイ
ンジェクタとして用い、逆方向縦形ＮＰＮ）ランジスタ
（Ｔ、）のコレクタ（Ｃ，）（Ｃｚ）を出力端子に接続
することにより構成される。
下、Ｊ−ＦＥＴという。）（Ｔ、）と逆方向縦形ＮＰＮ
）ランジスタ（Ｔ、）を第４図に示すように構成する
。すなわちＪ−ＦＥＴ（Ｔｌ）のソースをインジェクタ
端子に接続し、ドレインを逆方向縦形ＮＰＮトランジス
タ（Ｔ、）のベースに接続してＪ−ＦＥＴ（Ｔ、）をイ
ンジェクタとして用い、逆方向縦形ＮＰＮ）ランジスタ
（Ｔ、）のコレクタ（Ｃ，）（Ｃｚ）を出力端子に接続
することにより構成される。
本発明によるＩＩＬの構造を第５図に従い説明する。
まず、Ｐ型シリコン半導体基板ＱＤ上の所望の位置にＮ
＋型埋め込み層（２）とＰ＋型埋め込み層（ハ）を不純
物拡散などによって形成する。また、エピタキシャル層
（財）を島状に分離するアイソレーション上下分離領域
（ハ）の下拡散を行っておく。
＋型埋め込み層（２）とＰ＋型埋め込み層（ハ）を不純
物拡散などによって形成する。また、エピタキシャル層
（財）を島状に分離するアイソレーション上下分離領域
（ハ）の下拡散を行っておく。
次に基板ＣＩ’ｌｌ上に１段目のエピタキシャル層（２
４ａ）を成長させろ。このとぎ、Ｎ＋型埋め込み層（２
ｚ１Ｐ＋型埋め込みＩ＃（ハ）および上下分離領域（ハ
）の下拡散は上下方同圧拡散される。さしにＮ＋型埋め
込み層Ｑ２およびＰ＋型埋め込み層（ハ）に夫々二段目
の埋め込み拡散ケ行う。その後、１段目のエピタキシャ
ル層（２４ａ ）上に、２段目のエピタキシャル層（２
４ｂ）を成長させろ。
４ａ）を成長させろ。このとぎ、Ｎ＋型埋め込み層（２
ｚ１Ｐ＋型埋め込みＩ＃（ハ）および上下分離領域（ハ
）の下拡散は上下方同圧拡散される。さしにＮ＋型埋め
込み層Ｑ２およびＰ＋型埋め込み層（ハ）に夫々二段目
の埋め込み拡散ケ行う。その後、１段目のエピタキシャ
ル層（２４ａ ）上に、２段目のエピタキシャル層（２
４ｂ）を成長させろ。
続いて、エピタキシャル層Ｑ４）表面よりＰ＋型埋め込
み層（ハ）に達するＰ＋型分離領域（イ）および上下分
離領域（ハ）の上拡散とを同時に拡散する。上下分離領
域１２！９を連結させてエピタキシャル層Ｃ２４）をＰ
Ｎ分離する。この熱処理によって、Ｎ＋型埋め込み層■
およびＰ＋型埋め込み層（ハ）は上下方向に拡散され、
所定の巾を有する埋め込み層が形成される。
み層（ハ）に達するＰ＋型分離領域（イ）および上下分
離領域（ハ）の上拡散とを同時に拡散する。上下分離領
域１２！９を連結させてエピタキシャル層Ｃ２４）をＰ
Ｎ分離する。この熱処理によって、Ｎ＋型埋め込み層■
およびＰ＋型埋め込み層（ハ）は上下方向に拡散され、
所定の巾を有する埋め込み層が形成される。
そして、Ｐ＋型埋め込み層（ハ）と分離領域（イ）で囲
まれたエピタキシャル層（財）がＪ−ＦＥＴ（Ｔ、）
のチャンネル領域（２４ｃ）となる。
まれたエピタキシャル層（財）がＪ−ＦＥＴ（Ｔ、）
のチャンネル領域（２４ｃ）となる。
然る後、Ｎ＋型埋め込み層の上のエピタキシャル層（財
）表面からＰ＋型ベース領域＠を拡散して形成する。こ
のベース領域（ハ）はＮ＋型埋め込み層（２）に達する
ように形成されろ。またＪ−ＦＥＴ（Ｔ、）にＰ＋型フ
ロントゲート（至）を設ける場合は、イオン注入などに
より、予定したソース領域（ハ）およびドレイン領域（
至）との間のエピタキシャル層ｔ２４）表面に形成する
。
）表面からＰ＋型ベース領域＠を拡散して形成する。こ
のベース領域（ハ）はＮ＋型埋め込み層（２）に達する
ように形成されろ。またＪ−ＦＥＴ（Ｔ、）にＰ＋型フ
ロントゲート（至）を設ける場合は、イオン注入などに
より、予定したソース領域（ハ）およびドレイン領域（
至）との間のエピタキシャル層ｔ２４）表面に形成する
。
そして、ベース領域（財）表面にＮ＋型コレクタ領域０
１）をエミッタ拡散にて形成すると共に、エミッタ領域
となるエピタキシャル層（２）表面ＫＮ＋型コンタクト
領域Ｃ３２とＮ＋型カードリング（カラー）（ハ）とを
形成する。このとき同時に分離領域＠（イ）で囲まれた
エピタキシャル層（財）表面にＪ−ＦＥＴ（Ｔ、）のＮ
＋型ソース領域（至）およびドレイン領域（至）を形成
する。
１）をエミッタ拡散にて形成すると共に、エミッタ領域
となるエピタキシャル層（２）表面ＫＮ＋型コンタクト
領域Ｃ３２とＮ＋型カードリング（カラー）（ハ）とを
形成する。このとき同時に分離領域＠（イ）で囲まれた
エピタキシャル層（財）表面にＪ−ＦＥＴ（Ｔ、）のＮ
＋型ソース領域（至）およびドレイン領域（至）を形成
する。
このあと、エピタキシャル層（財）表面の酸化膜（ロ）
に゛電極孔を設け、周知のアルミニウム蒸着などにより
、各領域にオーミックコンタクトする電極およびこれら
の間の配線を形成する。
に゛電極孔を設け、周知のアルミニウム蒸着などにより
、各領域にオーミックコンタクトする電極およびこれら
の間の配線を形成する。
このように一つの半導体基根上にＮチャンネルのＪ −
Ｆ Ｅ Ｔ （Ｔｌ）と逆方向縦形ＮＰＮ）ランジスタ
（Ｔ１）が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）
のソース電極（ハ）はインジェクタ端子ｆＩｌに、ドレ
イン電極（ト）は縦形ＮＰＮトランジスタ（Ｔ、）ノヘ
ース電極Ｃ３７）に夫々接続されると共に、ゲートは基
板のを介して接地されＪ−ＦＥＴ（Ｔｆ）はゲート接地
型の定電流回路として使用される。また、逆方向縦形Ｎ
ＰＮ）ランジスタ（Ｔ、）のベース電極Ｇηはベース端
子（Ｂｌｏｃ、コレクタ電極（２）６１は出力端子（Ｃ
，）（Ｃｔ）にエミッタ電極禰はグランドライン（ＧＮ
Ｄ）に夫々接続されている。
Ｆ Ｅ Ｔ （Ｔｌ）と逆方向縦形ＮＰＮ）ランジスタ
（Ｔ１）が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）
のソース電極（ハ）はインジェクタ端子ｆＩｌに、ドレ
イン電極（ト）は縦形ＮＰＮトランジスタ（Ｔ、）ノヘ
ース電極Ｃ３７）に夫々接続されると共に、ゲートは基
板のを介して接地されＪ−ＦＥＴ（Ｔｆ）はゲート接地
型の定電流回路として使用される。また、逆方向縦形Ｎ
ＰＮ）ランジスタ（Ｔ、）のベース電極Ｇηはベース端
子（Ｂｌｏｃ、コレクタ電極（２）６１は出力端子（Ｃ
，）（Ｃｔ）にエミッタ電極禰はグランドライン（ＧＮ
Ｄ）に夫々接続されている。
而して、インジェクタとして用いるＪ−ＦＥＴ（Ｔ、）
はゲートが基板（２１＋を介して接地したゲート接地型
の定電流回路として動作するので、インジェクタ端子（
Ｉｌからソース領域（至）へ供給された電流はドレイン
領域（至）を介してベース領域＠圧全て供給される。従
って、インジェクタに供給された電流が全て論理回路動
作に利用でき低消費電力化が図れる。
はゲートが基板（２１＋を介して接地したゲート接地型
の定電流回路として動作するので、インジェクタ端子（
Ｉｌからソース領域（至）へ供給された電流はドレイン
領域（至）を介してベース領域＠圧全て供給される。従
って、インジェクタに供給された電流が全て論理回路動
作に利用でき低消費電力化が図れる。
更に、ゲート接地型のＪ−ＦＥＴ（Ｔ、）をインジェク
タとして逆方向縦形トランジスタ（Ｔ、）に接続してい
るため、逆方向縦形トランジスタ（Ｔ１）の■１．電圧
がＪ−ＦＥＴ（Ｔ、）のゲートにバイアスを加えること
Ｋなり、Ｊ−ＦＥＴ（Ｔ、）の定電流作用が良好になる
。
タとして逆方向縦形トランジスタ（Ｔ、）に接続してい
るため、逆方向縦形トランジスタ（Ｔ１）の■１．電圧
がＪ−ＦＥＴ（Ｔ、）のゲートにバイアスを加えること
Ｋなり、Ｊ−ＦＥＴ（Ｔ、）の定電流作用が良好になる
。
また、逆方向縦形トランジスタ（Ｔ、）の全周なＮ＋型
ガードリング（カラー）（ト）で囲むことにより、漏れ
電流を減少せしめ、逆βを従来装置よりも高くできるの
で、高速動作が可能となる。
ガードリング（カラー）（ト）で囲むことにより、漏れ
電流を減少せしめ、逆βを従来装置よりも高くできるの
で、高速動作が可能となる。
（へ）発明の詳細
な説明したように、本発明はインジェクタとし℃接合形
電界効果トランジスタを用いたので、外部から供給され
る電流を損失なく論理回路動作に利用することができ、
ＩＩＬの低消費電力化と高速化を図ることができる。ま
た、ＩＩＬの低消費電力化により素子数を多（してもチ
ップ温度が上がらないので、特性上信頼性が向上する。
電界効果トランジスタを用いたので、外部から供給され
る電流を損失なく論理回路動作に利用することができ、
ＩＩＬの低消費電力化と高速化を図ることができる。ま
た、ＩＩＬの低消費電力化により素子数を多（してもチ
ップ温度が上がらないので、特性上信頼性が向上する。
第１図は基本的なＩＩＬを示す回路図、第２図および第
３図は従来のＩＩＬの構造を示す断面図である。第４図
および第５図は本発明によるＩＩＬを示すもので、第４
図は等価回路図、第５図は構造を示す断面図である。 ａｌ）・・・半導体基板、 ■・・・Ｎ＋型埋め込み層
、（ハ）・・・Ｐ＋型埋め込み層、 ｑ）・・・エピタ
キシャル層、（ハ）・・・分離領域、 （５）・・・ペ
ース領域、 翰・・・ソース領域、 （至）・・・ドレ
イン領域、Ｇ１）・・・コレクタ領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 大 筒１図１ 第２図 第３図 第４図 ■ 第５図
３図は従来のＩＩＬの構造を示す断面図である。第４図
および第５図は本発明によるＩＩＬを示すもので、第４
図は等価回路図、第５図は構造を示す断面図である。 ａｌ）・・・半導体基板、 ■・・・Ｎ＋型埋め込み層
、（ハ）・・・Ｐ＋型埋め込み層、 ｑ）・・・エピタ
キシャル層、（ハ）・・・分離領域、 （５）・・・ペ
ース領域、 翰・・・ソース領域、 （至）・・・ドレ
イン領域、Ｇ１）・・・コレクタ領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 大 筒１図１ 第２図 第３図 第４図 ■ 第５図
Claims (1)
- （１）−導電型の半導体基板と、この基板上に形成され
た逆導電型のエピタキシャル層と、前記基板表面に形成
した一導電型の埋め込み層および逆導電型の埋め込み層
とを設け、前記エピタキシャル層表面に一導電型の埋め
込み層に接する一導電型の分離領域を形成し、この分離
領域に囲まれたエピタキシャル層表面に逆導電型のソー
ス領域およびドレイン領域を形成して接合形電界効果ト
ランジスタを構成し、前記逆導電型の埋め込み層上のエ
ピタキシャル層表面に前記逆導電型の埋め込み層圧近接
する一導電型のベース領域を形成すると共に、このベー
ス領域表面に少な（とも１つの逆導電型のコレクタ領域
を形成して逆方向縦形トランジスタを構成し、前記ベー
ス領域とドレイン領域を接続すると共に前記ソース領域
をインジェクタ端子と接続し℃、前記接合形電界効果ト
ランジスタをインジェクタとして用いたことを特徴とす
る半導体注入集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085382A JPS60229362A (ja) | 1984-04-26 | 1984-04-26 | 半導体注入集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085382A JPS60229362A (ja) | 1984-04-26 | 1984-04-26 | 半導体注入集積論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229362A true JPS60229362A (ja) | 1985-11-14 |
Family
ID=13857185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085382A Pending JPS60229362A (ja) | 1984-04-26 | 1984-04-26 | 半導体注入集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229362A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS57118664A (en) * | 1981-01-16 | 1982-07-23 | Fuji Xerox Co Ltd | Semiconductor device |
-
1984
- 1984-04-26 JP JP59085382A patent/JPS60229362A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS57118664A (en) * | 1981-01-16 | 1982-07-23 | Fuji Xerox Co Ltd | Semiconductor device |
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