JPH03132037A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03132037A JPH03132037A JP1268959A JP26895989A JPH03132037A JP H03132037 A JPH03132037 A JP H03132037A JP 1268959 A JP1268959 A JP 1268959A JP 26895989 A JP26895989 A JP 26895989A JP H03132037 A JPH03132037 A JP H03132037A
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- semiconductor region
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体置特にラテラル形のバイポーラトランジ
スタに関する。
スタに関する。
一般にバイポーラリニアＩＣに於ては、ｎｐｎトランジ
スタとｐｎｐトランジスタとが混在して使用されている
。これは、回路設計における自由度が増大すること、回
路構成を簡潔にできること等の利点が期待できるためで
ある。また５バイポーラリニアＩＣでは、ｎｐｎトラン
ジスタには縦構造が、ｐｎｐｌ”ランジスタにはラテラ
ル構造が広く用いられている。これは、半導体基体の導
電型をｎ型とし、ｎｐｎ）−ランジスタのｐベースを形
成するプロセスとｐｎｐトランジスタのｐエミッタ及び
ｐコレクタを形成するプロセスとを共用して、ＩＣの製
造工程数を少なくするためである。
スタとｐｎｐトランジスタとが混在して使用されている
。これは、回路設計における自由度が増大すること、回
路構成を簡潔にできること等の利点が期待できるためで
ある。また５バイポーラリニアＩＣでは、ｎｐｎトラン
ジスタには縦構造が、ｐｎｐｌ”ランジスタにはラテラ
ル構造が広く用いられている。これは、半導体基体の導
電型をｎ型とし、ｎｐｎ）−ランジスタのｐベースを形
成するプロセスとｐｎｐトランジスタのｐエミッタ及び
ｐコレクタを形成するプロセスとを共用して、ＩＣの製
造工程数を少なくするためである。
ラテラル構造のＰｎＰトランジスタにおいては、コレク
タ接合耐圧は濃度の低いベース（ｆ−導体基体領域）に
空乏層が拡がることで達成される。このため、空乏層が
エミッタ接合に達するいわゆるパンチスルー現象を防ぐ
ために、エミッタ・コレクタ間の間隔（ベース幅）をコ
レクタ接合の設計耐圧における空乏層幅より広く設計さ
れる。この結果、電流増幅率や遮断周波数が縦構造の１
−ランジスタに比へて著しく低下してしまう。
タ接合耐圧は濃度の低いベース（ｆ−導体基体領域）に
空乏層が拡がることで達成される。このため、空乏層が
エミッタ接合に達するいわゆるパンチスルー現象を防ぐ
ために、エミッタ・コレクタ間の間隔（ベース幅）をコ
レクタ接合の設計耐圧における空乏層幅より広く設計さ
れる。この結果、電流増幅率や遮断周波数が縦構造の１
−ランジスタに比へて著しく低下してしまう。
このようなラテラル形トランジスタの問題を解決するた
めに種々の素子構造が提案されている。
めに種々の素子構造が提案されている。
−例として特開１１１５９−１２７８６５号に開示され
たＰ ｎ Ｉ） Ｉ”ランジスタが知られている。この
トランジスタは、ｎ型の基体領域の一主表面側に基体領
域より高不純物濃度を有するｎベース領域、ｎベース領
域内にｐエミッタ領域、ｎベース領域から離れた基体領
域に第１のｐコレクタ領域、第１のｐコレクタ領域から
ｎベース領域に向って延びかつｎベース領域を包囲する
第１のコレクタ領域及びｎベース領域より低不純物濃度
の第２のｐコレクタ領域を形成した構成となっている。
たＰ ｎ Ｉ） Ｉ”ランジスタが知られている。この
トランジスタは、ｎ型の基体領域の一主表面側に基体領
域より高不純物濃度を有するｎベース領域、ｎベース領
域内にｐエミッタ領域、ｎベース領域から離れた基体領
域に第１のｐコレクタ領域、第１のｐコレクタ領域から
ｎベース領域に向って延びかつｎベース領域を包囲する
第１のコレクタ領域及びｎベース領域より低不純物濃度
の第２のｐコレクタ領域を形成した構成となっている。
この構成によれば、低圧印加時には第２のコレクタ領域
がコレクタとなり、高圧印加時には第２のコレクタ領域
には空乏層が拡がり第１のコレクタ領域がコレクタとな
り、この結果電流増幅率、遮断周波数及び耐圧を共に改
停することができる。
がコレクタとなり、高圧印加時には第２のコレクタ領域
には空乏層が拡がり第１のコレクタ領域がコレクタとな
り、この結果電流増幅率、遮断周波数及び耐圧を共に改
停することができる。
特開昭５９−１２７８６５号に開示されたトランジスタ
は、ベース電極をｎベース領域に直接設けないで基体領
域を包囲するように設けられたｎ十領域の露出面にオー
ミック接触させている。このため、エミッタ電極とベー
ス電極間に流れるベース電流は、エミッタ電極→ｐエミ
ッタ領域→ｎベース領域→基体頭域→ｎ十領域→ベース
電極の経路を流れる。トランジスタのベース抵抗はベー
ス電流の流れる経路により決定されることから、高抵抗
の基体領域がベース？ｌｉ流経路となる特開昭５９１２
７８６５″；′ｆに開示されたトランジスタは、低抵抗
のベース領域しかベース電流の流れない縦形ｎｐｎトラ
ンジスタに比べて、ベース抵抗がきわめて大きくなる欠
点がある。ベース抵抗の大きいトランジスタをリニアＩ
Ｃに適用した場合、■ベース・エミッタ間電圧ＶＩＩｃ
の製造バラツキが大きくなる、■ｎｐｎトランジスタと
ｐｎｐトランジスタを共用して回路構成する場合、両ト
ランジスタ間のＶＢ［Ｅの偏差及び温度特性の差が大き
くなる。■ベース抵抗によって生じる熱雑音が大きくか
つバラツキが生し易い、等集積回路の特性上悪影響を及
ぼす。
は、ベース電極をｎベース領域に直接設けないで基体領
域を包囲するように設けられたｎ十領域の露出面にオー
ミック接触させている。このため、エミッタ電極とベー
ス電極間に流れるベース電流は、エミッタ電極→ｐエミ
ッタ領域→ｎベース領域→基体頭域→ｎ十領域→ベース
電極の経路を流れる。トランジスタのベース抵抗はベー
ス電流の流れる経路により決定されることから、高抵抗
の基体領域がベース？ｌｉ流経路となる特開昭５９１２
７８６５″；′ｆに開示されたトランジスタは、低抵抗
のベース領域しかベース電流の流れない縦形ｎｐｎトラ
ンジスタに比べて、ベース抵抗がきわめて大きくなる欠
点がある。ベース抵抗の大きいトランジスタをリニアＩ
Ｃに適用した場合、■ベース・エミッタ間電圧ＶＩＩｃ
の製造バラツキが大きくなる、■ｎｐｎトランジスタと
ｐｎｐトランジスタを共用して回路構成する場合、両ト
ランジスタ間のＶＢ［Ｅの偏差及び温度特性の差が大き
くなる。■ベース抵抗によって生じる熱雑音が大きくか
つバラツキが生し易い、等集積回路の特性上悪影響を及
ぼす。
本発明の目的は、ベース抵抗の小さいラテラル形１−ラ
ンジスタを提供することにある。
ンジスタを提供することにある。
本発明の目的を更に具体的に言えば、面積利用率を低下
することなくベース抵抗を小さくしたラテラル形トラン
ジスタを提供することにある。
することなくベース抵抗を小さくしたラテラル形トラン
ジスタを提供することにある。
本発明の他の目的は、集積回路に適したラテラル形トラ
ンジスタを提供することにある。
ンジスタを提供することにある。
上記［１的を奏する本発明半導体置の特徴的構成は、ラ
テラル形トランジスタにおいて、エミッタ電極とベース
電極との間に流れるベース電流が上（体領域をバイパス
して流れるようにした点、及びベース領域をコレクタ領
域で実質的に包囲した点にある。ベース電流が基体領域
をバイパスして流れるようにする手段としては、ベース
領域とベース電極が設けられている個所との間を基体領
域より低抵抗領域で連結することが実用上好ましい。
テラル形トランジスタにおいて、エミッタ電極とベース
電極との間に流れるベース電流が上（体領域をバイパス
して流れるようにした点、及びベース領域をコレクタ領
域で実質的に包囲した点にある。ベース電流が基体領域
をバイパスして流れるようにする手段としては、ベース
領域とベース電極が設けられている個所との間を基体領
域より低抵抗領域で連結することが実用上好ましい。
低抵抗領域としては、高不純物濃度領域、金属とのシリ
サイ１へ領域、高融点金属を埋込んだ領域が考えられる
。ベース領域をコレクタ領域で実質的に包囲するとは、
コレクタ領域を完全な環状領域でなく一部が開放してい
てもよいことを意味している。本発明で重要なことは、
ベース電極がコレクタ領域で包囲されず、その外周側に
設けられていることである。また、本発明半導体置を集
積回路特にリニアＩＣに適用する場合には、増幅回路の
入力側に接続されるトランジスタとして使用するのが望
ましい。
サイ１へ領域、高融点金属を埋込んだ領域が考えられる
。ベース領域をコレクタ領域で実質的に包囲するとは、
コレクタ領域を完全な環状領域でなく一部が開放してい
てもよいことを意味している。本発明で重要なことは、
ベース電極がコレクタ領域で包囲されず、その外周側に
設けられていることである。また、本発明半導体置を集
積回路特にリニアＩＣに適用する場合には、増幅回路の
入力側に接続されるトランジスタとして使用するのが望
ましい。
本発明によれば、ベース領域をコレクタ領域で実質的に
包囲する構成とし、かつベース電極をコレクタ領域の外
周側に配置してベース電極とコレクタ領域の内周側に位
置するベース領域との間が基体領域より低抵抗の領域で
接続しているため、ベース電流は高抵抗の基体領域をバ
イパスして流れベース抵抗を小さくでき、かつコレクタ
領域の内周側全体とベース領域の外周側全体とが対向し
ているため単位面積当りの通電電流が多くなり面積利用
率を高くすることができる。
包囲する構成とし、かつベース電極をコレクタ領域の外
周側に配置してベース電極とコレクタ領域の内周側に位
置するベース領域との間が基体領域より低抵抗の領域で
接続しているため、ベース電流は高抵抗の基体領域をバ
イパスして流れベース抵抗を小さくでき、かつコレクタ
領域の内周側全体とベース領域の外周側全体とが対向し
ているため単位面積当りの通電電流が多くなり面積利用
率を高くすることができる。
以下本発明半導体置を実施例として示した図面により詳
述する。
述する。
第１図は本発明半導体置の一実施例を示すもので、１は
ｎ型導電型をする基体領域、２は基体領域１の一十表面
１１の一部から内部に延びる基体領域１より高不純物濃
度を有するｎ型導電性を有するベース領域、３はベース
領域２の露出面から内部に延びるベース領域２より高不
純物濃度をイ」するＰ型心電型のエミッタ領域、４は基
体領域１の一十表面１１から内部に延びｎベース領域２
を一主表面１１において所定の距離前れて包囲するよう
に環状で基体領域１より高不純物濃度を有するｎ型導電
型のコレクタ領域、５は基体領域１の一主表面１１を除
く面に隣接して形成され、ｎベース領域２の底部に連な
る基体領域１より高不純物濃度を有する【ｎ型導電型の
埋込領域である。
ｎ型導電型をする基体領域、２は基体領域１の一十表面
１１の一部から内部に延びる基体領域１より高不純物濃
度を有するｎ型導電性を有するベース領域、３はベース
領域２の露出面から内部に延びるベース領域２より高不
純物濃度をイ」するＰ型心電型のエミッタ領域、４は基
体領域１の一十表面１１から内部に延びｎベース領域２
を一主表面１１において所定の距離前れて包囲するよう
に環状で基体領域１より高不純物濃度を有するｎ型導電
型のコレクタ領域、５は基体領域１の一主表面１１を除
く面に隣接して形成され、ｎベース領域２の底部に連な
る基体領域１より高不純物濃度を有する【ｎ型導電型の
埋込領域である。
埋込領域５及びそれに包囲された基体領域１は、大面積
の基板１００の一方の主表面側に相互に電気的に絶縁さ
れて複数個並設した島領域の１つに相当している。電気
的に絶縁する手段としては、ｐｎ接合による分離及び誘
電体による分離が使用される。第１図では島領域をＳｉ
Ｏ２膜１２で包囲した誘電体分離を採用している。６は
各領域の露出面一ヒに形成された酸化膜、７はエミッタ
領域３の露出面にオーミック接触したエミッタ電極、８
はコレクタ領域４の露出面にオーミック接触したコレク
タ電極、９は埋込領域５の露出面にオーミック接触した
ベース電極である。
の基板１００の一方の主表面側に相互に電気的に絶縁さ
れて複数個並設した島領域の１つに相当している。電気
的に絶縁する手段としては、ｐｎ接合による分離及び誘
電体による分離が使用される。第１図では島領域をＳｉ
Ｏ２膜１２で包囲した誘電体分離を採用している。６は
各領域の露出面一ヒに形成された酸化膜、７はエミッタ
領域３の露出面にオーミック接触したエミッタ電極、８
はコレクタ領域４の露出面にオーミック接触したコレク
タ電極、９は埋込領域５の露出面にオーミック接触した
ベース電極である。
かかる構成のラテラル形トランジスタによれば、ベース
領域２がコレクタ領域４により包囲されているため、ベ
ース領域の全周が通電に寄与することになり、同一通電
電流に対する素子面積を小さくできること、及びコレク
タ抵抗の低減を図る等の利点を有する。また、ベース領
域２とベース電極９とが高不純物感度を有する埋込領域
５によって連結されているため、ベース電流は高抵抗の
基体領域１をバイパスして流れることになり、ベス抵抗
の小さいラテラル形トランジスタを得ることができる。
領域２がコレクタ領域４により包囲されているため、ベ
ース領域の全周が通電に寄与することになり、同一通電
電流に対する素子面積を小さくできること、及びコレク
タ抵抗の低減を図る等の利点を有する。また、ベース領
域２とベース電極９とが高不純物感度を有する埋込領域
５によって連結されているため、ベース電流は高抵抗の
基体領域１をバイパスして流れることになり、ベス抵抗
の小さいラテラル形トランジスタを得ることができる。
第１図では、ｐｎｐｌ”ランジスタを例に採って示した
がＰ＋ｎを反対にしてｎ ｐ ｎ ｌ−ランジスタにし
ても同様の効果が得られる。また、エミッタ領域、ベー
ス領域及びコレクタ領域を同心円状に形成しても同様の
効果が得られる。
がＰ＋ｎを反対にしてｎ ｐ ｎ ｌ−ランジスタにし
ても同様の効果が得られる。また、エミッタ領域、ベー
ス領域及びコレクタ領域を同心円状に形成しても同様の
効果が得られる。
第２図は本発明半導体置の他の実施例で、第１図に示し
た半導体置とはコレクタ領域の構造において相違してい
る。即ち、コレクタ領域が、ベース領域４から所定距離
だけ離れてベース領域４を包囲するように形成された第
１のコレクタ領域４１と、第１のコレクタ領域４１から
ベース領域２に達するように延び、−主表面１１から内
部に第１のコレクタ領域４１より浅く延び、基体領域１
より高不純物濃度でベース領域２及び第１のコレクタ領
域４１より低不純物濃度を有する第２のコレクタ領域４
２とから構成されている。
た半導体置とはコレクタ領域の構造において相違してい
る。即ち、コレクタ領域が、ベース領域４から所定距離
だけ離れてベース領域４を包囲するように形成された第
１のコレクタ領域４１と、第１のコレクタ領域４１から
ベース領域２に達するように延び、−主表面１１から内
部に第１のコレクタ領域４１より浅く延び、基体領域１
より高不純物濃度でベース領域２及び第１のコレクタ領
域４１より低不純物濃度を有する第２のコレクタ領域４
２とから構成されている。
この構成のラテラル形トランジスタは、第１図に示すト
ランジスタに比較して、低電圧印加時には第２のコレク
タ領域４２がコレクタとして動作し、高電圧印加時には
空乏層が第２のコレクタ領域４２に拡がることから、電
流増幅率、遮断周波数が優れ、素子面積を小さくできる
利点を有する。
ランジスタに比較して、低電圧印加時には第２のコレク
タ領域４２がコレクタとして動作し、高電圧印加時には
空乏層が第２のコレクタ領域４２に拡がることから、電
流増幅率、遮断周波数が優れ、素子面積を小さくできる
利点を有する。
この実施例においても、第１図と同様の変形が可能であ
る。
る。
第３図は本発明半導体置の異なる実施例で、第２図の実
施例とはベース領域２と埋込領域５とを連結するために
ｎ型導電型の連結領域５１を使用した点で相違している
。第２図においては、ベース領域２．エミッタ領域３及
びコレクタ領域は基体領域１の一主表面１１からの拡散
又はイオン打込みにより形成することで製造するが、こ
の場合ベース領域２の深さには制限がある。高耐圧のト
ランジスタにおいては、コレクタ接合を逆バイアスした
時に拡がる空乏層幅は大きくなる。第２図の構造では空
乏層の拡がり幅が小さく高耐圧化を図ることは不可能で
ある。
施例とはベース領域２と埋込領域５とを連結するために
ｎ型導電型の連結領域５１を使用した点で相違している
。第２図においては、ベース領域２．エミッタ領域３及
びコレクタ領域は基体領域１の一主表面１１からの拡散
又はイオン打込みにより形成することで製造するが、こ
の場合ベース領域２の深さには制限がある。高耐圧のト
ランジスタにおいては、コレクタ接合を逆バイアスした
時に拡がる空乏層幅は大きくなる。第２図の構造では空
乏層の拡がり幅が小さく高耐圧化を図ることは不可能で
ある。
第３図の実施例では、予め連結領域５１を準備しておく
ことにより、空乏層の拡がり幅を大きくすることができ
、高耐圧化を図ることが容易となる。
ことにより、空乏層の拡がり幅を大きくすることができ
、高耐圧化を図ることが容易となる。
この実施例においても、第１図と同様の変形が可能であ
る。
る。
第４図は第３図の半導体置の製造方法を説明するための
工程図である。
工程図である。
第３図に示すトランジスタの製造に際しては、まず第４
図（ａ）に示す島領域を有する誘電体分離基板を準備す
る。島領域は、ｎ型導電型の基体類ｈ！ｉ１と、基体領
域１と５ｉＣ）ｚ膜１２との間に５ｉＯｚ膜１２に沿っ
て形成され、一部５１が基体領域１側に突出した基体領
域１より高不純物濃度を有するｎ型導電型の埋込領域５
を有している８次に、基体領域１の選ばれた表面にボロ
ンをイオン打込みして薄いｐ型導電型領域４２′を形成
する（第４図ｂ）。６１はイオン打込みに使用した５ｉ
Ｏｚ膜である。
図（ａ）に示す島領域を有する誘電体分離基板を準備す
る。島領域は、ｎ型導電型の基体類ｈ！ｉ１と、基体領
域１と５ｉＣ）ｚ膜１２との間に５ｉＯｚ膜１２に沿っ
て形成され、一部５１が基体領域１側に突出した基体領
域１より高不純物濃度を有するｎ型導電型の埋込領域５
を有している８次に、基体領域１の選ばれた表面にボロ
ンをイオン打込みして薄いｐ型導電型領域４２′を形成
する（第４図ｂ）。６１はイオン打込みに使用した５ｉ
Ｏｚ膜である。
引続き、５ｉＯｚ膜６１に開口を形成してこれをマスク
にして基体領域１内に埋込領域５に達する深さに燐を拡
散する（第４図Ｃ）。これによってベース領域２が形成
される。この拡散中に、領域４２′が引延されて第２の
コレクタ領域４２が形成される６６２はこの工程終了時
の５ｉＯｚｌｌｕである。
にして基体領域１内に埋込領域５に達する深さに燐を拡
散する（第４図Ｃ）。これによってベース領域２が形成
される。この拡散中に、領域４２′が引延されて第２の
コレクタ領域４２が形成される６６２はこの工程終了時
の５ｉＯｚｌｌｕである。
次に、Ｓｉ○２股６２に選択的に開口を設けてこれをマ
スクとし基体領域１及びベース領域２内にボロンを拡散
し、第１のコレクタ領域４１及びエミッタ領域３を形成
する（第４図ｄ）。６３はこの工程終了時のＳｉＯｘ膜
である。しかる後、５ｉ（）ｚ膜６３に開口を設けて、
電極を形成してトランジスタが完成する。
スクとし基体領域１及びベース領域２内にボロンを拡散
し、第１のコレクタ領域４１及びエミッタ領域３を形成
する（第４図ｄ）。６３はこの工程終了時のＳｉＯｘ膜
である。しかる後、５ｉ（）ｚ膜６３に開口を設けて、
電極を形成してトランジスタが完成する。
この製法において、ベース領域２を形成するためにＳｉ
○２膜６１膜形１した開口と、エミッタ領域３を形成す
るために５ｉＯｚ膜６２に形成した開口を同一形状とす
ることにより５ベ一ス幅を全周で均一にすることができ
、電流集中を防止することができる。
○２膜６１膜形１した開口と、エミッタ領域３を形成す
るために５ｉＯｚ膜６２に形成した開口を同一形状とす
ることにより５ベ一ス幅を全周で均一にすることができ
、電流集中を防止することができる。
また、この製法は第４図（ａ）で領域５１を除去すれば
そのまま第２図の半導体置の製法となり、更に第４図（
ａ）の領域５１及び第４図（ｂ）の領域４２′を除去す
れば第１図の半導体置の製法となる。
そのまま第２図の半導体置の製法となり、更に第４図（
ａ）の領域５１及び第４図（ｂ）の領域４２′を除去す
れば第１図の半導体置の製法となる。
第５図は本発明半導体置の別の実施例を示すもので、第
２図の実施例とは■第１のコレクタ領域４１が開放した
環状となっていること、■ベース領域２とベースな極９
とを連結するｎ型導電型の領域５２が表面に隣接して形
成されていること、の２点で相違している。領域５２は
第２のコレク夕領域４２より薄く形成され、第１のコレ
クタ領域４１の開放部を通って第１のコレクタ領域４１
の外周側に延びている。この場合、領域５２と第１のコ
レクタ領域４１の開放部における距離ｄ１は、領域５２
の不純物濃度がベース領域２のそれと略等しい場合には
第２コレクタ領域４２の幅ｄ２と等しく、領域５２の不
純物濃度がベース領域２のそれより高いとき（通常はこ
のようになる）はｄ １＞ ｄ ２となるように設定さ
れ、これによって耐圧低下を防止している。図面で示し
てないが、このトランジスタも電気に絶縁された島領域
に形成されている。また、第１図の実施例と同様の変形
が可能である。
２図の実施例とは■第１のコレクタ領域４１が開放した
環状となっていること、■ベース領域２とベースな極９
とを連結するｎ型導電型の領域５２が表面に隣接して形
成されていること、の２点で相違している。領域５２は
第２のコレク夕領域４２より薄く形成され、第１のコレ
クタ領域４１の開放部を通って第１のコレクタ領域４１
の外周側に延びている。この場合、領域５２と第１のコ
レクタ領域４１の開放部における距離ｄ１は、領域５２
の不純物濃度がベース領域２のそれと略等しい場合には
第２コレクタ領域４２の幅ｄ２と等しく、領域５２の不
純物濃度がベース領域２のそれより高いとき（通常はこ
のようになる）はｄ １＞ ｄ ２となるように設定さ
れ、これによって耐圧低下を防止している。図面で示し
てないが、このトランジスタも電気に絶縁された島領域
に形成されている。また、第１図の実施例と同様の変形
が可能である。
第６図は本発明半導体置の更に他の実施例で、これまで
に述べたトランジスタをリニアＩＣに適用した場合を示
している。２００はＩＣチップ、２０１はＩＣチップの
素子形成領域、２０２はポンディングパッド形成領域で
ある。図は、リニアＩＣ内に広く使用される増幅回路Ａ
■Ｐと、その入力側に接続された第１のバイポーラトラ
ンジスタＴｒｓｒ及び第１の抵抗Ｒ１と、出力側に接続
された第２のバイポーラトランジスタＴｒｓ２及び第２
の抵抗Ｒ２との組合を示している。このような回路に本
発明のトランジスタを適用する場合、増幅回路Ａｍｐと
の入力側のトランジスタＴｒｓ１ として使用すると、
トランジスタのもつ雑音が増幅回路Ａｍｐで増幅されて
も発生する雑音が少ないことから出力中の雑音を小さく
できる利点を有する。好ましくは出力側の第２のトラン
ジスタにも本発明のトランジスタを使用する。
に述べたトランジスタをリニアＩＣに適用した場合を示
している。２００はＩＣチップ、２０１はＩＣチップの
素子形成領域、２０２はポンディングパッド形成領域で
ある。図は、リニアＩＣ内に広く使用される増幅回路Ａ
■Ｐと、その入力側に接続された第１のバイポーラトラ
ンジスタＴｒｓｒ及び第１の抵抗Ｒ１と、出力側に接続
された第２のバイポーラトランジスタＴｒｓ２及び第２
の抵抗Ｒ２との組合を示している。このような回路に本
発明のトランジスタを適用する場合、増幅回路Ａｍｐと
の入力側のトランジスタＴｒｓ１ として使用すると、
トランジスタのもつ雑音が増幅回路Ａｍｐで増幅されて
も発生する雑音が少ないことから出力中の雑音を小さく
できる利点を有する。好ましくは出力側の第２のトラン
ジスタにも本発明のトランジスタを使用する。
本発明半導体置によれば、ベース抵抗が小さく、かつ面
積利用率の優れたラテラル形トランジスタを提供するこ
とができる。
積利用率の優れたラテラル形トランジスタを提供するこ
とができる。
第１図は本発明半導体置の一実施例を示す断面図及び平
面図、第２図及び第３図は本発明の他の実施例を示す断
面図、第４図は第３図の半導体置の製造方法を示す工程
図、第５図は本発明の別の実施例を示す平面図及び断面
図、第６図は本発明の更に異なる実施例を示す概略図で
ある。 ■・・・基体領域、２・・・ベース領域、３・・・エミ
ッタ領域、４１・・・第１のコレクタ領域、４２・・第
２のコ第 図 （ａ） 第 ２ 図 第 図 第 図 第 Ｄ ｔｒ＋ （、］） 第 図
面図、第２図及び第３図は本発明の他の実施例を示す断
面図、第４図は第３図の半導体置の製造方法を示す工程
図、第５図は本発明の別の実施例を示す平面図及び断面
図、第６図は本発明の更に異なる実施例を示す概略図で
ある。 ■・・・基体領域、２・・・ベース領域、３・・・エミ
ッタ領域、４１・・・第１のコレクタ領域、４２・・第
２のコ第 図 （ａ） 第 ２ 図 第 図 第 図 第 Ｄ ｔｒ＋ （、］） 第 図
Claims (1)
- 【特許請求の範囲】 １、一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出表面から内部に延び第２の半導
体領域より高不純物濃度を有する他方導電型の第３の半
導体領域と、 第１の半導体領域の一主表面から内部に延びその露出表
面が第２の半導体領域を実質的に包囲し、第１の半導体
領域より高不純物濃度を有する他方導電型の第４の半導
体領域と、 第１の半導体領域に隣接し、一端が第２の半導体領域に
連なり他端が第４の半導体領域の外周側において第１の
半導体領域の一主表面に露出してなる第１の半導体領域
より高不純物濃度有する一方導電型の第５の半導体領域
と、 第３の半導体領域の露出面にオーミック接触する第１の
電極と、 第４の半導体領域の露出面にオーミック接触する第２の
電極と、 第５の半導体領域の露出面にオーミック接触する第３の
電極とを具備することを特徴とする半導体装置。 ２、一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出表面から内部に延び第２の半導
体領域より高不純物濃度を有する他方導電型の第３の半
導体領域と、 第１の半導体領域の一主表面から内部に延びその露出表
面が第２の半導体領域を実質的に包囲し、第１の半導体
領域より高不純物濃度を有する他方導電型の第４の半導
体領域と、 第２の半導体領域と第４の半導体領域との間に位置し、
両領域に接しており、第１の半導体領域の一主表面から
内部に延び、第１の半導体領域より高不純物濃度で第４
の半導体領域より低不純物濃度を有する他方導電型の第
５の半導体領域と、 第１の半導体領域に隣接し、一端が第２の半導体領域に
連なり他端が第４の半導体領域の外周側において第１の
半導体領域の一主表面に露出してなる第１の半導体領域
より高不純物濃度有する一方導電型の第６の半導体領域
と、 第３の半導体領域の露出面にオーミック接触する第１の
電極と、 第４の半導体領域の露出面にオーミック接触する第２の
電極と、 第６の半導体領域の露出面にオーミック接触する第３の
電極とを具備することを特徴とする半導体装置。 ３、第１の半導体領域が、半導体基体の一方の主表面側
に相互に電気的に絶縁して並設された複数個の島領域の
１つであることを特徴とする請求項２記載の半導体装置
。 ４、一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出表面から内部に延び第２の半導
体領域より高不純物濃度を有する他方導電型の第３の半
導体領域と、 第１の半導体領域の一主表面から内部に延びその露出表
面が第２の半導体領域を実質的に包囲し、第１の半導体
領域より高不純物濃度を有する他方導電型の第４の半導
体領域と、 第２の半導体領域と第４の半導体領域との間に位置し、
両領域に接しており、第１の半導体領域の一主表面から
内部に延び、第１の半導体領域より高不純物濃度で第４
の半導体領域より低不純物濃度を有する他方導電型の第
５の半導体領域と、 第１の半導体領域に隣接し、一端が第２の半導体領域側
に延び他端が第４の半導体領域の外周側において第１の
半導体領域の一主表面に露出してなる第１の半導体領域
より高不純物濃度有する一方導電型の第６の半導体領域
と、 第２の半導体領域と第６の半導体領域の一端とを連結す
る第１の半導体領域より高不純物濃度を有する一方導電
型の第７の半導体領域と、第３の半導体領域の露出面に
オーミック接触する第１の電極と、 第４の半導体領域の露出面にオーミック接触する第２の
電極と、 第６の半導体領域の露出面にオーミック接触する第３の
電極とを具備することを特徴とする半導体装置。 ５、第１の半導体領域が、半導体基体の一方の主表面側
に相互に電気的に絶縁して並設された複数個の島領域の
１つであることを特徴とする請求項４記載の半導体装置
。 ６、一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出表面から内部に延び第２の半導
体領域より高不純物濃度を有する他方導電型の第３の半
導体領域と、 第１の半導体領域の一主表面から内部に延びその露出表
面が開放した環状を有し第２の半導体領域を実質的に包
囲する第１の半導体領域より高不純物濃度を有する他方
導電型の第４の半導体領域と、 第２の半導体領域と第４の半導体領域との間に位置して
両領域に接し、第１の半導体領域の一主表面から内部に
延び、第１の半導体領域より高不純物濃度で第４の半導
体領域より低不純物濃度を有する他方導電型の第５の半
導体領域と、 第１の半導体領域及び第５の半導体領域の露出面に隣接
してそれぞれの内部に延び、一端が第２の半導体領域に
連なり他端が第４の半導体領域の開放した個所を通って
第２の半導体領域から遠ざかるように延び、第１の半導
体領域及び第５の半導体領域より高不純物濃度を有する
一方導電型の第６の半導体領域と、 第３の半導体領域の露出面にオーミック接触する第１の
電極と、 第４の半導体領域の露出面にオーミック接触する第２の
電極と、 第６の半導体領域の他端の露出面にオーミック接触する
第３の電極とを具備することを特徴とする半導体装置。 ７、第１の半導体領域と第４の半導体領域との露出面に
おける間隔は対向個所全体で略等しくなっていることを
特徴とする請求項６記載の半導体装置。 ８、第６の半導体領域と第４の半導体領域との露出面に
おける間隔は、第２の半導体領域と第４の半導体領域と
の露出面における間隔と同じかそれより大きくなってい
ることを特徴とする請求項６又は７記載の半導体装置。 ９、第５の半導体領域は第４の半導体領域に比較して露
出面から内部に向う方向の厚さが小さくなっていること
を特徴とする請求項６、７又は８記載の半導体装置。 １０、第６の半導体領域は第５の半導体領域に比較して
露出面から内部に向う方向の厚さが小さくなっているこ
とを特徴とする請求項６、７、８又は９記載の半導体置
。 １１、第１の半導体領域が、半導体基体の一方の主表面
側に相互に電気的に絶縁して並設された複数個の島領域
の１つであることを特徴とする請求項６、７、８、９又
は１０記載の半導体装置。 １２、一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出面から内部に延び、これによっ
て第１の半導体領域との間にベース領域を規定する第２
の半導体領域より高不純物濃度を有する他方導電型のエ
ミッタ領域と、第１の半導体領域の一主表面から内部に
延びその露出面が第２の半導体領域の露出面を所定の間
隔を有して実質的に包囲し、第１の半導体領域より高不
純物濃度を有する他方導電型の第１のコレクタ領域と、 第２の半導体領域と第１のコレクタ領域との間に位置し
て両領域に接し、第１の半導体領域の一主表面から内部
に延び、第１の半導体領域より高不純物濃度で第１のコ
レクタ領域より低不純物濃度を有する他方導電型の第２
のコレクタ領域と、 エミッタ領域の露出面にオーミック接触するエミッタ電
極と、 第１のコレクタ領域の露出面にオーミック接触するコレ
クタ電極と、 第１のコレクタ領域の外周側における第１の半導体領域
の一主表面に設けたベース電極と、エミッタ電極とベー
ス電極との間のベース電流を第１の半導体領域をバイパ
スして流す手段とを具備することを特徴とする半導体装
置。 １３、同一半導体基体内に複数個のバイポーラトランジ
スタと少なくとも１個の増幅回路を形成したものにおい
て、増幅回路の入力側に接続されるバイポーラトランジ
スタを、 一方導電型の第１の半導体領域と、 第１の半導体領域の一主表面から内部に延び第１の半導
体領域より高不純物濃度を有する一方導電型の第２の半
導体領域と、 第２の半導体領域の露出面から内部に延び、これによっ
て第１の半導体領域との間にベース領域を規定する第２
の半導体領域より高不純物濃度を有する他方導電型のエ
ミッタ領域と、第１の半導体領域の一主表面から内部に
延びその露出面が第２の半導体領域の露出面を所定の間
隔を有して実質的に包囲し、第１の半導体領域より高不
純物濃度を有する他方導電型の第１のコレクタ領域と、 第２の半導体領域と第１のコレクタ領域との間に位置し
て両領域に接し、第１の半導体領域の一主表面から内部
に延び、第１の半導体領域より高不純物濃度で第１のコ
レクタ領域より低不純物濃度を有する他方導電型の第２
のコレクタ領域と、 エミッタ領域の露出面にオーミック接触するエミッタ電
極と、 第１のコレクタ領域の露出面にオーミック接触するコレ
クタ電極と、 第１のコレクタ領域の外周側における第１の半導体領域
の一主表面に設けたベース電極と、エミッタ電極とベー
ス電極との間のベース電流を第１の半導体領域をバイパ
スして流す手段とから構成したことを特徴とする半導体
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268959A JP2507632B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置 |
| US07/595,580 US5083180A (en) | 1989-10-18 | 1990-10-11 | Lateral-type semiconductor device |
| KR90016218A KR0130643B1 (en) | 1989-10-18 | 1990-10-13 | Lateral-type semiconductor device |
| DE4032816A DE4032816C2 (de) | 1989-10-18 | 1990-10-16 | Lateraler Bipolartransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268959A JP2507632B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132037A true JPH03132037A (ja) | 1991-06-05 |
| JP2507632B2 JP2507632B2 (ja) | 1996-06-12 |
Family
ID=17465677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268959A Expired - Lifetime JP2507632B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5083180A (ja) |
| JP (1) | JP2507632B2 (ja) |
| KR (1) | KR0130643B1 (ja) |
| DE (1) | DE4032816C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673072A3 (en) * | 1994-03-18 | 1995-11-08 | Hitachi Ltd | Bipolar semiconductor devices. |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187109A (en) * | 1991-07-19 | 1993-02-16 | International Business Machines Corporation | Lateral bipolar transistor and method of making the same |
| US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
| US6611044B2 (en) * | 1998-09-11 | 2003-08-26 | Koninklijke Philips Electronics N.V. | Lateral bipolar transistor and method of making same |
| JP2003249503A (ja) * | 2002-02-26 | 2003-09-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4283236A (en) * | 1979-09-19 | 1981-08-11 | Harris Corporation | Method of fabricating lateral PNP transistors utilizing selective diffusion and counter doping |
| JPS56131954A (en) * | 1980-03-19 | 1981-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS59127865A (ja) * | 1983-01-12 | 1984-07-23 | Hitachi Ltd | 半導体装置 |
| JPS59159560A (ja) * | 1983-03-01 | 1984-09-10 | Toshiba Corp | 半導体装置 |
| US4684970A (en) * | 1985-07-29 | 1987-08-04 | Rca Corporation | High current lateral transistor structure |
-
1989
- 1989-10-18 JP JP1268959A patent/JP2507632B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-11 US US07/595,580 patent/US5083180A/en not_active Expired - Lifetime
- 1990-10-13 KR KR90016218A patent/KR0130643B1/ko not_active IP Right Cessation
- 1990-10-16 DE DE4032816A patent/DE4032816C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673072A3 (en) * | 1994-03-18 | 1995-11-08 | Hitachi Ltd | Bipolar semiconductor devices. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507632B2 (ja) | 1996-06-12 |
| US5083180A (en) | 1992-01-21 |
| DE4032816C2 (de) | 1995-09-21 |
| KR0130643B1 (en) | 1998-04-06 |
| DE4032816A1 (de) | 1991-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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