JP2003249503A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01—ELECTRIC ELEMENTS
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- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
Abstract
(57)【要約】
【課題】 受動回路素子のＱ値を高めることができる高
抵抗の半導体基板を用いた上で、その高抵抗半導体基板
に生じやすい不純物変動に起因するリーク電流を抑え、
かつ高抵抗半導体基板上の能動素子のノイズ耐性を向上
させた、半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１の主表面に形成されたバイ
ポーラトランジスタ３２，３３を含む半導体装置であっ
て、バイポーラトランジスタはその底部に第１導電型半
導体層３ａ，３ｂを含み、この半導体装置は、その第１
導電型半導体層に対面するように、半導体基板の中に位
置する第２導電型埋込層２とを備える。
抵抗の半導体基板を用いた上で、その高抵抗半導体基板
に生じやすい不純物変動に起因するリーク電流を抑え、
かつ高抵抗半導体基板上の能動素子のノイズ耐性を向上
させた、半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１の主表面に形成されたバイ
ポーラトランジスタ３２，３３を含む半導体装置であっ
て、バイポーラトランジスタはその底部に第１導電型半
導体層３ａ，３ｂを含み、この半導体装置は、その第１
導電型半導体層に対面するように、半導体基板の中に位
置する第２導電型埋込層２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、より具体的は、高抵抗のシリコン基
板を用いて受動回路素子のＱ値を確保した上で、基板へ
のリーク電流を抑え、素子間のノイズを減らすことがで
きる半導体装置およびその製造方法に関するものであ
る。
の製造方法に関し、より具体的は、高抵抗のシリコン基
板を用いて受動回路素子のＱ値を確保した上で、基板へ
のリーク電流を抑え、素子間のノイズを減らすことがで
きる半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】携帯電話をはじめとするモーバイル（Mo
bile）端末機器の普及により、高周波デバイスをより安
価で作製することが求められている。このため、高価な
化合物半導体ＧａＡｓを用いたＭＭＩＣ(Monolithic Mi
crowave Integrated Circuit)を、シリコン（Ｓｉ）を
ベースとしたＭＭＩＣまたはＢｉ-ＣＭＯＳ(Complement
ary Metal Oxide Semiconductor)で置き換える検討がな
されている。
bile）端末機器の普及により、高周波デバイスをより安
価で作製することが求められている。このため、高価な
化合物半導体ＧａＡｓを用いたＭＭＩＣ(Monolithic Mi
crowave Integrated Circuit)を、シリコン（Ｓｉ）を
ベースとしたＭＭＩＣまたはＢｉ-ＣＭＯＳ(Complement
ary Metal Oxide Semiconductor)で置き換える検討がな
されている。
【０００３】従来のＳｉ基板を用いたＢｉ-ＣＭＯＳで
は、ｎ導電型またはｐ導電型の不純物をドープしたＳｉ
を基板として用いていた。このようなＳｉは、ＧａＡｓ
に比べて誘電損失が大きいことが知られている（たとえ
ば、特開平9-74102号公報の段落0007〜0008）。すなわ
ち、Ｓｉ基板を用いた場合、インダクタやキャパシタ等
の受動素子、伝送線路、またはパッド部において、Ｓｉ
基板とコレクタエピタキシャル層との間に誘電損失が生
じる。このため、Ｓｉ基板を用いて、高周波領域で十分
に大きなＱ値をもったキャパシタやインダクタを形成す
ることは困難であった。
は、ｎ導電型またはｐ導電型の不純物をドープしたＳｉ
を基板として用いていた。このようなＳｉは、ＧａＡｓ
に比べて誘電損失が大きいことが知られている（たとえ
ば、特開平9-74102号公報の段落0007〜0008）。すなわ
ち、Ｓｉ基板を用いた場合、インダクタやキャパシタ等
の受動素子、伝送線路、またはパッド部において、Ｓｉ
基板とコレクタエピタキシャル層との間に誘電損失が生
じる。このため、Ｓｉ基板を用いて、高周波領域で十分
に大きなＱ値をもったキャパシタやインダクタを形成す
ることは困難であった。
【０００４】上記Ｓｉ半導体素子に生じる誘電損失を低
下させるために、電気抵抗が高いウエハの使用が効果的
であるとの提案がなされている（Abstract of IEEE BCT
M (1996) pp.134-137:"0.8μm BiCMOS Process with Hi
gh Resistivity Substrate for L-Band Si-MMIC Applic
ation")。また、上記特開平9-74102号公報には、高抵抗
基板を用いた高周波回路の例が開示されている。これら
に例示されるように、高抵抗基板を用いると、上記受動
素子のＱ値を上げることが可能になり、高周波回路を構
成する上で有利である。
下させるために、電気抵抗が高いウエハの使用が効果的
であるとの提案がなされている（Abstract of IEEE BCT
M (1996) pp.134-137:"0.8μm BiCMOS Process with Hi
gh Resistivity Substrate for L-Band Si-MMIC Applic
ation")。また、上記特開平9-74102号公報には、高抵抗
基板を用いた高周波回路の例が開示されている。これら
に例示されるように、高抵抗基板を用いると、上記受動
素子のＱ値を上げることが可能になり、高周波回路を構
成する上で有利である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような高抵抗基板を用いた場合、次のような問題があ
る。 （１）高抵抗基板では不純物濃度が低いために、（ａ
1）その高抵抗基板の製造プロセスにおいて基板に含ま
れる不純物量がわずかにふらつく場合、（ａ2）高抵抗
基板の上に素子を形成するプロセス中に、不純物となる
物質でその高抵抗基板が汚染される場合、（ａ3）高抵
抗基板の上に素子を形成するプロセス中に熱処理の温度
や雰囲気がわずかに変動する場合に、不純物濃度が変動
し、導電型が変化する可能性がある。このため、予期し
ない不純物の変動のために、素子中のコレクタ領域から
基板へのリーク電流が増加して、素子の歩留りが低下す
るおそれがあった。 （２）低抵抗基板では、素子の直下までｐ導電型または
ｎ導電型の領域であり、これら導電領域によるシールド
効果を期待することができる。しかし、高抵抗基板では
結晶中に含まれるドーパントの量が少ないので、基板に
よる電磁波の遮蔽効果が低くなる。このため、素子から
の電気力線の横方向広がりが大きくなり、アクティブ素
子を高密度に集積化した場合には、素子間のノイズの影
響が大きくなる問題があった。
ような高抵抗基板を用いた場合、次のような問題があ
る。 （１）高抵抗基板では不純物濃度が低いために、（ａ
1）その高抵抗基板の製造プロセスにおいて基板に含ま
れる不純物量がわずかにふらつく場合、（ａ2）高抵抗
基板の上に素子を形成するプロセス中に、不純物となる
物質でその高抵抗基板が汚染される場合、（ａ3）高抵
抗基板の上に素子を形成するプロセス中に熱処理の温度
や雰囲気がわずかに変動する場合に、不純物濃度が変動
し、導電型が変化する可能性がある。このため、予期し
ない不純物の変動のために、素子中のコレクタ領域から
基板へのリーク電流が増加して、素子の歩留りが低下す
るおそれがあった。 （２）低抵抗基板では、素子の直下までｐ導電型または
ｎ導電型の領域であり、これら導電領域によるシールド
効果を期待することができる。しかし、高抵抗基板では
結晶中に含まれるドーパントの量が少ないので、基板に
よる電磁波の遮蔽効果が低くなる。このため、素子から
の電気力線の横方向広がりが大きくなり、アクティブ素
子を高密度に集積化した場合には、素子間のノイズの影
響が大きくなる問題があった。
【０００６】本発明は、受動回路素子のＱ値を高めるこ
とができる高抵抗の半導体基板を用いた上で、その高抵
抗半導体基板に生じやすい不純物変動に起因するリーク
電流を抑え、かつ高抵抗半導体基板上の能動素子のノイ
ズ耐性を向上させた、半導体装置およびその製造方法を
提供することを目的とする。
とができる高抵抗の半導体基板を用いた上で、その高抵
抗半導体基板に生じやすい不純物変動に起因するリーク
電流を抑え、かつ高抵抗半導体基板上の能動素子のノイ
ズ耐性を向上させた、半導体装置およびその製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の主表面に形成されたバイポーラトランジス
タを含む半導体装置である。この半導体装置のバイポー
ラトランジスタはその底部に第１導電型半導体層を含
み、この半導体装置は、そのバイポーラトランジスタの
第１導電型半導体層に半導体基板の部分を介在させて、
半導体基板の中に位置する第２導電型埋込層を備える
（請求項１）。
半導体基板の主表面に形成されたバイポーラトランジス
タを含む半導体装置である。この半導体装置のバイポー
ラトランジスタはその底部に第１導電型半導体層を含
み、この半導体装置は、そのバイポーラトランジスタの
第１導電型半導体層に半導体基板の部分を介在させて、
半導体基板の中に位置する第２導電型埋込層を備える
（請求項１）。
【０００８】この構成により、上記の第１導電層を、た
とえば埋込コレクタ領域としたり、埋込ベース領域とし
た場合、第２導電型埋込層に所定の電位を与えてキャリ
アに対して障壁ポテンシャルを形成することができる。
このため、たとえば、半導体基板に不純物濃度が非常に
低い高抵抗のものを用いて、半導体装置製造のプロセス
において不純物濃度が変動して導電型が変動するような
場合があっても、この障壁ポテンシャルによって、これ
ら埋込コレクタ領域や埋込ベース領域から基板に漏れる
リーク電流を防ぐことができる。
とえば埋込コレクタ領域としたり、埋込ベース領域とし
た場合、第２導電型埋込層に所定の電位を与えてキャリ
アに対して障壁ポテンシャルを形成することができる。
このため、たとえば、半導体基板に不純物濃度が非常に
低い高抵抗のものを用いて、半導体装置製造のプロセス
において不純物濃度が変動して導電型が変動するような
場合があっても、この障壁ポテンシャルによって、これ
ら埋込コレクタ領域や埋込ベース領域から基板に漏れる
リーク電流を防ぐことができる。
【０００９】高抵抗基板を用いずに、たとえば半導体基
板が低抵抗であるためにリーク電流が多い場合でも、上
記の障壁ポテンシャルを設けることにより、確実にリー
ク電流を抑えることができる。
板が低抵抗であるためにリーク電流が多い場合でも、上
記の障壁ポテンシャルを設けることにより、確実にリー
ク電流を抑えることができる。
【００１０】また、上記第２導電型埋込層は、上記の障
壁ポテンシャルのように外部から所定の電位を与えるこ
とができる。上記のバイポーラトランジスタ以外に能動
素子が配置される場合、この電位によりトランジスタの
電気力線を狭い範囲に閉じ込めることができる。この結
果、半導体装置のノイズ耐性を向上させることができ
る。高抵抗半導体基板を用いない場合、このようなノイ
ズ耐性はある程度期待できるが、上記の第２導電型埋込
層によりさらにノイズ耐性を向上させることができる。
壁ポテンシャルのように外部から所定の電位を与えるこ
とができる。上記のバイポーラトランジスタ以外に能動
素子が配置される場合、この電位によりトランジスタの
電気力線を狭い範囲に閉じ込めることができる。この結
果、半導体装置のノイズ耐性を向上させることができ
る。高抵抗半導体基板を用いない場合、このようなノイ
ズ耐性はある程度期待できるが、上記の第２導電型埋込
層によりさらにノイズ耐性を向上させることができる。
【００１１】本発明の半導体装置では、バイポーラトラ
ンジスタが縦型バイポーラトランジスタであり、第１導
電型半導体層がコレクタ領域であるようにできる（請求
項２）。
ンジスタが縦型バイポーラトランジスタであり、第１導
電型半導体層がコレクタ領域であるようにできる（請求
項２）。
【００１２】この構成により、不純物濃度が非常に低い
高抵抗の半導体基板を用いた場合、製造中の汚染などに
より導電型の変動に起因する基板への漏れ電流が大きい
コレクタからの漏れ電流を効果的に抑制することができ
る。なお、上記第１導電型半導体層はコレクタ領域その
ものでもよいし、コレクタ領域の下方に位置してコレク
タ領域と電気的に接続している埋込コレクタ領域でもよ
い。
高抵抗の半導体基板を用いた場合、製造中の汚染などに
より導電型の変動に起因する基板への漏れ電流が大きい
コレクタからの漏れ電流を効果的に抑制することができ
る。なお、上記第１導電型半導体層はコレクタ領域その
ものでもよいし、コレクタ領域の下方に位置してコレク
タ領域と電気的に接続している埋込コレクタ領域でもよ
い。
【００１３】本発明の半導体装置では、バイポーラトラ
ンジスタが横型バイポーラトランジスタであり、第１導
電型半導体層がベース領域であるようにできる（請求項
３）。
ンジスタが横型バイポーラトランジスタであり、第１導
電型半導体層がベース領域であるようにできる（請求項
３）。
【００１４】この構成により、不純物濃度が非常に低い
半導体基板を用い、製造プロセス中に不純物の汚染など
が生じても、ベース領域からのリークなどの不都合を防
ぐことができる。なお、上記第１半導体層はベース領域
そのものでもよいし、ベース領域の下方に位置してベー
ス領域と電気的に接続している埋込ベース領域でもよ
い。
半導体基板を用い、製造プロセス中に不純物の汚染など
が生じても、ベース領域からのリークなどの不都合を防
ぐことができる。なお、上記第１半導体層はベース領域
そのものでもよいし、ベース領域の下方に位置してベー
ス領域と電気的に接続している埋込ベース領域でもよ
い。
【００１５】本発明の半導体装置は、半導体基板に設け
られたバイポーラトランジスタを含み、バイポーラトラ
ンジスタは、半導体基板上に位置する第１導電型の第１
半導体層と、第１半導体層の上に位置し、第１半導体層
の上に開口部を有する絶縁膜と、開口部において、第１
半導体層の上に接して位置する第２導電型の第２半導体
層と、開口部において、第２半導体層の上に接して位置
する第１導電型の第３半導体層とを有する。さらに、バ
イポーラトランジスタの第１半導体層に半導体基板の部
分を介在させて、半導体基板内に位置する第２導電型の
埋込導電層とを備える（請求項４）。
られたバイポーラトランジスタを含み、バイポーラトラ
ンジスタは、半導体基板上に位置する第１導電型の第１
半導体層と、第１半導体層の上に位置し、第１半導体層
の上に開口部を有する絶縁膜と、開口部において、第１
半導体層の上に接して位置する第２導電型の第２半導体
層と、開口部において、第２半導体層の上に接して位置
する第１導電型の第３半導体層とを有する。さらに、バ
イポーラトランジスタの第１半導体層に半導体基板の部
分を介在させて、半導体基板内に位置する第２導電型の
埋込導電層とを備える（請求項４）。
【００１６】この構成により、第１半導体層〜第３半導
体層を含んで、たとえば縦型バイポーラトランジスタを
形成し、第１半導体層をコレクタ領域とした場合、第２
導電型埋込層に障壁ポテンシャルとなる電位を与えるこ
とによりコレクタ領域からのリーク電流を防ぐことがで
きる。また、上記のバイポーラトランジスタ以外に能動
素子を含む場合、上記バイポーラトランジスタの電気力
線を狭い範囲に閉じ込めることができるので、ノイズ耐
性を向上させることができる。
体層を含んで、たとえば縦型バイポーラトランジスタを
形成し、第１半導体層をコレクタ領域とした場合、第２
導電型埋込層に障壁ポテンシャルとなる電位を与えるこ
とによりコレクタ領域からのリーク電流を防ぐことがで
きる。また、上記のバイポーラトランジスタ以外に能動
素子を含む場合、上記バイポーラトランジスタの電気力
線を狭い範囲に閉じ込めることができるので、ノイズ耐
性を向上させることができる。
【００１７】本発明の半導体装置では、半導体基板が、
１００Ωｃｍ以上の比抵抗を有するようにできる（請求
項５）。
１００Ωｃｍ以上の比抵抗を有するようにできる（請求
項５）。
【００１８】半導体基板の抵抗を高くすることにより、
上記のように渦電流損を減少させることができ、受動回
路素子のＱ値を向上させることができる。より高いＱ値
を得るためには、半導体基板の比抵抗は３００Ωｃｍ以
上、さらに５００Ωｃｍ以上あることが望ましい。ま
た、とくに受動回路素子のＱ値が重視される場合は、７
５０Ωｃｍ以上の比抵抗を有することが望ましい。この
ような高抵抗のシリコン基板は、ＣＺ(CＺochralski)
法、ＦＺ(Floating Zone)法、ＭＣＺ(Magnet CZhochral
ski)法を用いてシリコンインゴットを作製する際、不純
物濃度をほとんど添加しないか、添加するとしてもわず
かの量、添加することによって製造することができる。
上記のように渦電流損を減少させることができ、受動回
路素子のＱ値を向上させることができる。より高いＱ値
を得るためには、半導体基板の比抵抗は３００Ωｃｍ以
上、さらに５００Ωｃｍ以上あることが望ましい。ま
た、とくに受動回路素子のＱ値が重視される場合は、７
５０Ωｃｍ以上の比抵抗を有することが望ましい。この
ような高抵抗のシリコン基板は、ＣＺ(CＺochralski)
法、ＦＺ(Floating Zone)法、ＭＣＺ(Magnet CZhochral
ski)法を用いてシリコンインゴットを作製する際、不純
物濃度をほとんど添加しないか、添加するとしてもわず
かの量、添加することによって製造することができる。
【００１９】本発明の半導体装置では、第２導電型埋込
層に電気的に接続する引出電極を備えることができる
（請求項６）。
層に電気的に接続する引出電極を備えることができる
（請求項６）。
【００２０】この構成により、第２導電型埋込層の電位
を容易に固定することができ、トランジスタの電気力線
をより狭い範囲に閉じ込めることができる。この結果、
バイポーラトランジスタのノイズ耐性を向上することが
できる。
を容易に固定することができ、トランジスタの電気力線
をより狭い範囲に閉じ込めることができる。この結果、
バイポーラトランジスタのノイズ耐性を向上することが
できる。
【００２１】本発明の半導体装置では、半導体基板の主
表面のバイポーラトランジスタが位置する領域と別の領
域に、受動回路素子を有し、第２導電型埋込層がその受
動回路素子の下方に位置しないようにできる（請求項
７）。
表面のバイポーラトランジスタが位置する領域と別の領
域に、受動回路素子を有し、第２導電型埋込層がその受
動回路素子の下方に位置しないようにできる（請求項
７）。
【００２２】受動回路素子の下方に第２導電型埋込層が
位置すると、第２導電型埋込層に高周波電波に起因する
渦電流損が生じ、見掛け上抵抗Ｒがあるように機能す
る。このため、インダクタまたはキャパシタのＱ値は抵
抗Ｒのために幅が広く低いピークの共鳴しかできない。
上記のように、第２導電型埋込層を受動回路素子の下方
に位置しないように配置することにより、上記見掛け上
の抵抗Ｒを減らし、Ｑ値を高くすることができる。
位置すると、第２導電型埋込層に高周波電波に起因する
渦電流損が生じ、見掛け上抵抗Ｒがあるように機能す
る。このため、インダクタまたはキャパシタのＱ値は抵
抗Ｒのために幅が広く低いピークの共鳴しかできない。
上記のように、第２導電型埋込層を受動回路素子の下方
に位置しないように配置することにより、上記見掛け上
の抵抗Ｒを減らし、Ｑ値を高くすることができる。
【００２３】本発明の半導体装置では、半導体基板はシ
リコン基板であり、バイポーラトランジスタの少なくと
もベース領域にＳｉＧｅを含むことができる（請求項
８）。
リコン基板であり、バイポーラトランジスタの少なくと
もベース領域にＳｉＧｅを含むことができる（請求項
８）。
【００２４】上記構成により、バイポーラトランジスタ
として高速動作ＳｉＧｅ系ヘテロバイポーラトランジス
タ(HBT:Hetero Bipolar Transistor)を用いることがで
きる。この結果、高速動作とノイズ耐性とが要求される
ＳｉＧｅ系ヘテロバイポーラトランジスタに、好ましい
動作環境を与えた半導体装置を得ることができる。
として高速動作ＳｉＧｅ系ヘテロバイポーラトランジス
タ(HBT:Hetero Bipolar Transistor)を用いることがで
きる。この結果、高速動作とノイズ耐性とが要求される
ＳｉＧｅ系ヘテロバイポーラトランジスタに、好ましい
動作環境を与えた半導体装置を得ることができる。
【００２５】本発明の半導体装置では、半導体基板の裏
面にバックプレートを備え、第２導電型埋込層とバック
プレートとを電気的に接続し、第２導電型埋込層に交差
する方向に延びる接続部を基板の中に備えることができ
る（請求項９）。
面にバックプレートを備え、第２導電型埋込層とバック
プレートとを電気的に接続し、第２導電型埋込層に交差
する方向に延びる接続部を基板の中に備えることができ
る（請求項９）。
【００２６】この構成により、半導体基板の外側に配線
を形成する場合に比べて、空間的に効率よくバックプレ
ートと第２導電型埋込層とを接続することができ、周囲
からのノイズの影響を受けにくくすることができる。
を形成する場合に比べて、空間的に効率よくバックプレ
ートと第２導電型埋込層とを接続することができ、周囲
からのノイズの影響を受けにくくすることができる。
【００２７】本発明の半導体装置では、平面的に見てバ
イポーラトランジスタを囲む第２導電型の素子分離領域
を備え、さらに第２導電型埋込層と素子分離領域とを連
結する第２導電型埋込連結領域を備えることができる
（請求項１０）。
イポーラトランジスタを囲む第２導電型の素子分離領域
を備え、さらに第２導電型埋込層と素子分離領域とを連
結する第２導電型埋込連結領域を備えることができる
（請求項１０）。
【００２８】この構成によれば、埋込連結領域の電位を
確実に固定できるので、隣の素子からのノイズを遮断し
やすくなる。また、たとえば、第２導電型埋込層とのコ
ンタクトをこの埋込連結領域で兼ねることができる。
確実に固定できるので、隣の素子からのノイズを遮断し
やすくなる。また、たとえば、第２導電型埋込層とのコ
ンタクトをこの埋込連結領域で兼ねることができる。
【００２９】本発明の半導体装置では、第１導電型半導
体層が半導体基板に露出しないように、第１導電型半導
体層の下側および周囲から接して取り囲む第２導電型包
囲層を備えることができる（請求項１１）。
体層が半導体基板に露出しないように、第１導電型半導
体層の下側および周囲から接して取り囲む第２導電型包
囲層を備えることができる（請求項１１）。
【００３０】この構成によれば、第１導電型半導体層で
あるｎ+導電型埋込コレクタ層を取り囲むように電位障
壁をさらに配置することができる。このため、素子間の
パンチスルーを防ぐ効果をさらに高めることができる。
あるｎ+導電型埋込コレクタ層を取り囲むように電位障
壁をさらに配置することができる。このため、素子間の
パンチスルーを防ぐ効果をさらに高めることができる。
【００３１】本発明の半導体装置では、半導体基板の上
に上記のバイポーラトランジスタ以外に他のバイポーラ
トランジスタを備え、当該他のバイポーラトランジスタ
も底部に第１導電型半導体層を有し、第２導電型埋込層
はその他のバイポーラトランジスタの第１導電型半導体
層にも対面するように延在することができる（請求項１
２）。
に上記のバイポーラトランジスタ以外に他のバイポーラ
トランジスタを備え、当該他のバイポーラトランジスタ
も底部に第１導電型半導体層を有し、第２導電型埋込層
はその他のバイポーラトランジスタの第１導電型半導体
層にも対面するように延在することができる（請求項１
２）。
【００３２】この構成により、製造中の汚染等によって
極低不純物濃度の半導体基板の導電型が変動することに
よって生じるリーク電流をより広い領域にわたって防止
することができる。また、ノイズ耐性を有する能動素子
の範囲を拡大することができる。
極低不純物濃度の半導体基板の導電型が変動することに
よって生じるリーク電流をより広い領域にわたって防止
することができる。また、ノイズ耐性を有する能動素子
の範囲を拡大することができる。
【００３３】本発明の半導体装置の製造方法は、半導体
基板上にバイポーラトランジスタを含む半導体装置を形
成する方法である。この製造方法は、比抵抗が１００Ω
ｃｍ以上の半導体基板を用意する工程と、半導体基板の
中に、第２導電型の埋込導電層を形成する工程と、埋込
導電層よりも表層側の半導体基板中に、その半導体基板
の部分を介在させて第１導電型下部層を形成する工程と
を備える。また、第１導電型下部層の上に、第１導電型
エピタキシャル層を形成する工程と、第１導電型エピタ
キシャル層の上に開口部を有する素子分離絶縁膜を形成
する工程とを備える。さらに、素子分離絶縁膜の開口部
において、第１導電型エピタキシャル層の上に接して第
２導電型領域を形成する工程と、第２導電型領域の上に
接して第１導電型上部領域を形成する工程とを備える
（請求項１３）。
基板上にバイポーラトランジスタを含む半導体装置を形
成する方法である。この製造方法は、比抵抗が１００Ω
ｃｍ以上の半導体基板を用意する工程と、半導体基板の
中に、第２導電型の埋込導電層を形成する工程と、埋込
導電層よりも表層側の半導体基板中に、その半導体基板
の部分を介在させて第１導電型下部層を形成する工程と
を備える。また、第１導電型下部層の上に、第１導電型
エピタキシャル層を形成する工程と、第１導電型エピタ
キシャル層の上に開口部を有する素子分離絶縁膜を形成
する工程とを備える。さらに、素子分離絶縁膜の開口部
において、第１導電型エピタキシャル層の上に接して第
２導電型領域を形成する工程と、第２導電型領域の上に
接して第１導電型上部領域を形成する工程とを備える
（請求項１３）。
【００３４】この方法により、半導体基板の不純物濃度
を非常に低くしたことに起因して製造中に導電型などの
変動があっても、第２導電型の埋込層に所定の電位を与
えることにより、バイポーラトランジスタの第１導電型
下部領域から半導体基板に漏れ出るリーク電流を防止す
ることができる。
を非常に低くしたことに起因して製造中に導電型などの
変動があっても、第２導電型の埋込層に所定の電位を与
えることにより、バイポーラトランジスタの第１導電型
下部領域から半導体基板に漏れ出るリーク電流を防止す
ることができる。
【００３５】本発明の半導体装置の製造方法では、半導
体装置は受動回路素子を備え、埋込導電層は少なくとも
受動回路素子の下方に位置しないように形成されること
ができる（請求項１４）。
体装置は受動回路素子を備え、埋込導電層は少なくとも
受動回路素子の下方に位置しないように形成されること
ができる（請求項１４）。
【００３６】この構成により、高抵抗の半導体基板によ
って得られる受動回路素子の大きなＱ値を損なうことな
く、能動素子のノイズ耐性を向上させることができる。
また、製造途中の半導体基板の不純物汚染等によって導
電型の変動が生じ、バイポーラトランジスタ電極から半
導体基板に電流が漏れることを抑制することができる。
って得られる受動回路素子の大きなＱ値を損なうことな
く、能動素子のノイズ耐性を向上させることができる。
また、製造途中の半導体基板の不純物汚染等によって導
電型の変動が生じ、バイポーラトランジスタ電極から半
導体基板に電流が漏れることを抑制することができる。
【００３７】本発明の半導体装置の製造方法では、半導
体基板に、その半導体基板内をその主表面に交差する方
向に埋込導電層に到達するように延びるホールを開口す
る工程と、その開口を導電層で埋め込み、埋込導電層と
電気的に接続する引出電極を形成する工程とを備えるこ
とができる（請求項１５）。
体基板に、その半導体基板内をその主表面に交差する方
向に埋込導電層に到達するように延びるホールを開口す
る工程と、その開口を導電層で埋め込み、埋込導電層と
電気的に接続する引出電極を形成する工程とを備えるこ
とができる（請求項１５）。
【００３８】この方法により、埋込電極に電気的に接続
する引出電極をコンパクトに形成することができる。
する引出電極をコンパクトに形成することができる。
【００３９】
【発明の実施の形態】次に図面を用いて、本発明の実施
の形態について説明する。
の形態について説明する。
【００４０】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置を示す図である。図１におい
て、比抵抗が１００Ωｃｍ以上のＳｉ基板１にｐ導電型
埋込層２が配置され、そのｐ導電型埋込層２の上方に能
動素子の縦型ｎｐｎトランジスタ３２および横型ｐｎｐ
トランジスタ３３が設けられている。ｐ導電型埋込層２
には引出電極３１が電気的に接続され、引出電極の電極
部３１ａがプラグ配線３１ｇの上に、半導体装置の上面
に露出されるように配置されている。この引出電極のプ
ラグ配線３１ｇは、層間絶縁膜２１，２２とその下のエ
ピタキシャル成長層３とを貫通してｐ導電型埋込層２に
達する開口部１４に設けられている。この開口部１４の
側壁は酸化膜３１ｂで覆われており、引出電極端子３１
ａを構成するＴｉ膜、ＴｉＮ膜、Ａｌ膜は、酸化膜３１
ｂの上に設けられている。
形態１における半導体装置を示す図である。図１におい
て、比抵抗が１００Ωｃｍ以上のＳｉ基板１にｐ導電型
埋込層２が配置され、そのｐ導電型埋込層２の上方に能
動素子の縦型ｎｐｎトランジスタ３２および横型ｐｎｐ
トランジスタ３３が設けられている。ｐ導電型埋込層２
には引出電極３１が電気的に接続され、引出電極の電極
部３１ａがプラグ配線３１ｇの上に、半導体装置の上面
に露出されるように配置されている。この引出電極のプ
ラグ配線３１ｇは、層間絶縁膜２１，２２とその下のエ
ピタキシャル成長層３とを貫通してｐ導電型埋込層２に
達する開口部１４に設けられている。この開口部１４の
側壁は酸化膜３１ｂで覆われており、引出電極端子３１
ａを構成するＴｉ膜、ＴｉＮ膜、Ａｌ膜は、酸化膜３１
ｂの上に設けられている。
【００４１】縦型ｎｐｎトランジスタ３２では、ｎ+導
電型エピタキシャル層３によって構成される埋込コレク
タ領域３ａにコレクタ引出電極７ａが電気的に接続して
いる。コレクタ領域３ａの上には、順にベース領域およ
びエミッタ領域が配置されている。
電型エピタキシャル層３によって構成される埋込コレク
タ領域３ａにコレクタ引出電極７ａが電気的に接続して
いる。コレクタ領域３ａの上には、順にベース領域およ
びエミッタ領域が配置されている。
【００４２】横型ｐｎｐトランジスタ３３では、ｎ+導
電型エピタキシャル層３によって構成される埋込ベース
領域３ｂにベース引出電極７ｂが電気的に接続してい
る。ベース領域３ｂの両側上方には、エミッタ領域およ
びコレクタ領域が配置されている。
電型エピタキシャル層３によって構成される埋込ベース
領域３ｂにベース引出電極７ｂが電気的に接続してい
る。ベース領域３ｂの両側上方には、エミッタ領域およ
びコレクタ領域が配置されている。
【００４３】上記トランジスタは、いずれもＳｉ基板を
覆うように形成された素子分離絶縁膜６の開口部に形成
されている。素子分離絶縁膜６の上には、下から順に、
第１層間絶縁膜２１および第２層間絶縁膜２２が堆積さ
れている。
覆うように形成された素子分離絶縁膜６の開口部に形成
されている。素子分離絶縁膜６の上には、下から順に、
第１層間絶縁膜２１および第２層間絶縁膜２２が堆積さ
れている。
【００４４】上記の縦型ｎｐｎトランジスタ３２のコレ
クタ引出電極７ａおよび横型ｐｎｐトランジスタ３３の
ベース引出電極７ｂは、それぞれ、プラグ配線２５、さ
らに配線２８に電気的に接続されている。Ｓｉ基板表層
下の横型ｐｎｐトランジスタ３３および縦型ｎｐｎトラ
ンジスタ３２の周りには、電気的にこれら素子を分離す
るためのｐ+導電型の素子分離領域８が配置されてい
る。
クタ引出電極７ａおよび横型ｐｎｐトランジスタ３３の
ベース引出電極７ｂは、それぞれ、プラグ配線２５、さ
らに配線２８に電気的に接続されている。Ｓｉ基板表層
下の横型ｐｎｐトランジスタ３３および縦型ｎｐｎトラ
ンジスタ３２の周りには、電気的にこれら素子を分離す
るためのｐ+導電型の素子分離領域８が配置されてい
る。
【００４５】一方、受動回路素子のＭＩＭ(Metal Insul
ator Metal)キャパシタ３４、インダクタ３５、パッド
３６の下方には、ｐ導電型埋込層２およびｎ-エピタキ
シャル層４は配置されていない。
ator Metal)キャパシタ３４、インダクタ３５、パッド
３６の下方には、ｐ導電型埋込層２およびｎ-エピタキ
シャル層４は配置されていない。
【００４６】ＭＩＭキャパシタ３４は、第２層間絶縁膜
２２に設けられた開口部２７に、下層電極層２８と、誘
電体層（絶縁層）２３と、上層電極層２９とによって形
成されている。また、インダクタ３５は、配線層２８，
２９によって形成されている。能動素子および受動回路
素子は、パッシベーション膜３７によって覆われるが、
パッド３６のみは電極端子層２９が露出されるように開
口部が設けられている。
２２に設けられた開口部２７に、下層電極層２８と、誘
電体層（絶縁層）２３と、上層電極層２９とによって形
成されている。また、インダクタ３５は、配線層２８，
２９によって形成されている。能動素子および受動回路
素子は、パッシベーション膜３７によって覆われるが、
パッド３６のみは電極端子層２９が露出されるように開
口部が設けられている。
【００４７】次に、図１に示す半導体装置の作製方法を
説明する。まず、比抵抗１００Ωｃｍ以上のＳｉ基板１
にＳｂを注入することにより、ｎ導電型埋込コレクタ層
３を形成する（図２参照）。次いで、化学気相成長法
（ＣＶＤ法:Chemical Vapor Deposition）により厚さ
０．７μｍの酸化膜５を成膜する。この後、写真製版に
よりレジストパターンを形成し、バッファーフッ酸によ
りトランジスタを形成する領域を選択的にエッチングし
て開口部を設ける。
説明する。まず、比抵抗１００Ωｃｍ以上のＳｉ基板１
にＳｂを注入することにより、ｎ導電型埋込コレクタ層
３を形成する（図２参照）。次いで、化学気相成長法
（ＣＶＤ法:Chemical Vapor Deposition）により厚さ
０．７μｍの酸化膜５を成膜する。この後、写真製版に
よりレジストパターンを形成し、バッファーフッ酸によ
りトランジスタを形成する領域を選択的にエッチングし
て開口部を設ける。
【００４８】さらに、Ｂ+イオンを、たとえば１ＭｅＶ
で１Ｅ１４ｃｍ-2注入した後、レジストパターンを剥離
する。さらに１０００℃の熱処理を行って、ｐ導電型の
埋込導電層２を形成し、表面を３０ｎｍ熱酸化してダメ
ージ層を取り除いた後、酸化膜５をエッチングする。こ
の後、選択エピタキシャル法により、１Ｅ１７ｃｍ-3程
度にリンドープされたｎ導電型エピタキシャルシリコン
層４を０．５μｍ形成する。このｎ導電型エピタキシャ
ルシリコン層４が、縦型ｎｐｎトランジスタ３２では埋
込コレクタ領域３ａに接続するコレクタ領域となり、横
型ｐｎｐトランジスタ３３では埋込ベース領域３ｂに接
続するベース領域となる。
で１Ｅ１４ｃｍ-2注入した後、レジストパターンを剥離
する。さらに１０００℃の熱処理を行って、ｐ導電型の
埋込導電層２を形成し、表面を３０ｎｍ熱酸化してダメ
ージ層を取り除いた後、酸化膜５をエッチングする。こ
の後、選択エピタキシャル法により、１Ｅ１７ｃｍ-3程
度にリンドープされたｎ導電型エピタキシャルシリコン
層４を０．５μｍ形成する。このｎ導電型エピタキシャ
ルシリコン層４が、縦型ｎｐｎトランジスタ３２では埋
込コレクタ領域３ａに接続するコレクタ領域となり、横
型ｐｎｐトランジスタ３３では埋込ベース領域３ｂに接
続するベース領域となる。
【００４９】以後の説明では、とくにことわらない限り
縦型ｎｐｎトランジスタ３２に限定して製造方法を説明
する。
縦型ｎｐｎトランジスタ３２に限定して製造方法を説明
する。
【００５０】この後、酸化膜を除去し、次いでＬＯＣＯ
Ｓ(Local Oxidation of Silicon)法により素子分離絶縁
膜６を形成する（図３参照）。コレクタ引出電極が形成
されることになる部分に、リンを注入してｎ+導電型層
７ａを形成する。次いで、素子分離領域に、ボロンを注
入してｐ+導電型層８を形成する。次いで、３０ｎｍ程
度の熱酸化膜を形成した後、選択的にエッチングしてコ
レクタ引出電極が形成される領域に酸化膜を形成する。
Ｓ(Local Oxidation of Silicon)法により素子分離絶縁
膜６を形成する（図３参照）。コレクタ引出電極が形成
されることになる部分に、リンを注入してｎ+導電型層
７ａを形成する。次いで、素子分離領域に、ボロンを注
入してｐ+導電型層８を形成する。次いで、３０ｎｍ程
度の熱酸化膜を形成した後、選択的にエッチングしてコ
レクタ引出電極が形成される領域に酸化膜を形成する。
【００５１】次いで、多結晶シリコン（ポリシリコン）
と酸化膜とを全面に堆積し、次いでボロンを高濃度注入
する（図４参照）。次に、選択的にエッチングしてエミ
ッタ領域を開口し、そのエミッタ開口部にボロンを注入
し、ｐ＋導電型の真性ベース領域１１を形成する。この
後、酸化膜スペーサ（図示せず）を形成した後、熱処理
によりｐ導電型拡散層９を形成する。さらにベース電極
１２を形成する。
と酸化膜とを全面に堆積し、次いでボロンを高濃度注入
する（図４参照）。次に、選択的にエッチングしてエミ
ッタ領域を開口し、そのエミッタ開口部にボロンを注入
し、ｐ＋導電型の真性ベース領域１１を形成する。この
後、酸化膜スペーサ（図示せず）を形成した後、熱処理
によりｐ導電型拡散層９を形成する。さらにベース電極
１２を形成する。
【００５２】この後、ベース上にエミッタ領域を形成す
る。まず、ポリシリコンを堆積し、砒素をイオン注入
し、さらにポリシリコン電極をエッチングしてエミッタ
電極１６を形成する（図５参照）。図６を参照して、こ
の後、アニールを行うことにより、エミッタ領域となる
ｎ導電型拡散層１５を形成する。このエミッタ電極にス
ペーサ１７を形成し、エミッタおよび外部ベースの上部
にコバルトシリサイド膜１８を形成する。
る。まず、ポリシリコンを堆積し、砒素をイオン注入
し、さらにポリシリコン電極をエッチングしてエミッタ
電極１６を形成する（図５参照）。図６を参照して、こ
の後、アニールを行うことにより、エミッタ領域となる
ｎ導電型拡散層１５を形成する。このエミッタ電極にス
ペーサ１７を形成し、エミッタおよび外部ベースの上部
にコバルトシリサイド膜１８を形成する。
【００５３】上記、縦型ｎｐｎトランジスタと並行し
て、または縦型ｎｐｎトランジスタの形成と相前後し
て、横型ｐｎｐトランジスタの形成を行う。この後、こ
れらトランジスタを覆う第１層間絶縁膜２１を堆積する
（図７参照）。この第１層間絶縁膜にコンタクトホール
を開口し、このコンタクトホール内に導電層を埋め込ん
でコンタクトプラグ２５を形成する。次いで、第１層間
絶縁膜の上に、ＡｌＣｕ配線２８を形成する。このＡｌ
Ｃｕ配線２８は、上記２つのトランジスタの領域では、
上記コンタクトプラグ２５に電気的に接続するように形
成される。
て、または縦型ｎｐｎトランジスタの形成と相前後し
て、横型ｐｎｐトランジスタの形成を行う。この後、こ
れらトランジスタを覆う第１層間絶縁膜２１を堆積する
（図７参照）。この第１層間絶縁膜にコンタクトホール
を開口し、このコンタクトホール内に導電層を埋め込ん
でコンタクトプラグ２５を形成する。次いで、第１層間
絶縁膜の上に、ＡｌＣｕ配線２８を形成する。このＡｌ
Ｃｕ配線２８は、上記２つのトランジスタの領域では、
上記コンタクトプラグ２５に電気的に接続するように形
成される。
【００５４】次いで、全体を覆うように第２層間絶縁膜
２２を堆積して、ＭＩＭキャパシタを形成する領域に、
ＡｌＣｕ配線２８に達する開口２７を設け、さらにキャ
パシタ誘電体膜となる酸化膜２３を堆積する。次に、埋
込導電層２の取出電極を形成する位置に、基板１に達す
る開口を設ける。さらに、基板をエッチングして、前記
開口に連続して埋込導電層に達する開口１４を設ける。
次いで、酸化膜を堆積し、エッチバックすることにより
絶縁層３１ｂを形成する。
２２を堆積して、ＭＩＭキャパシタを形成する領域に、
ＡｌＣｕ配線２８に達する開口２７を設け、さらにキャ
パシタ誘電体膜となる酸化膜２３を堆積する。次に、埋
込導電層２の取出電極を形成する位置に、基板１に達す
る開口を設ける。さらに、基板をエッチングして、前記
開口に連続して埋込導電層に達する開口１４を設ける。
次いで、酸化膜を堆積し、エッチバックすることにより
絶縁層３１ｂを形成する。
【００５５】次いで、第２層間絶縁膜に第１ＡｌＣｕ配
線に達する開口を設け、それを埋め込むように第２層間
絶縁膜２２の上に位置する電極となるＡｌＣｕ配線２９
を設け、同時に３１ｇも形成する（図１参照）。さら
に、パッシベーション膜３７を堆積する。この後、パッ
ド部分３６をエッチングして、半導体集積回路が完成す
る。
線に達する開口を設け、それを埋め込むように第２層間
絶縁膜２２の上に位置する電極となるＡｌＣｕ配線２９
を設け、同時に３１ｇも形成する（図１参照）。さら
に、パッシベーション膜３７を堆積する。この後、パッ
ド部分３６をエッチングして、半導体集積回路が完成す
る。
【００５６】上記の製造方法の説明において、図２で
は、選択エピタキシャル成長によりｎ-導電型半導体層
４を形成する例を示したが、ｎ-導電型半導体層を全面
に成長させて、所望の部分のみエッチングによって除去
して形成してもよい。
は、選択エピタキシャル成長によりｎ-導電型半導体層
４を形成する例を示したが、ｎ-導電型半導体層を全面
に成長させて、所望の部分のみエッチングによって除去
して形成してもよい。
【００５７】また、実施の形態２で説明するように、ｎ
ｐｎトランジスタをＳｉＧｅをベースに用いたヘテロバ
イポーラトランジスタ(HBT:Hetero Bipolar Transisto
r)にしてもよい。
ｐｎトランジスタをＳｉＧｅをベースに用いたヘテロバ
イポーラトランジスタ(HBT:Hetero Bipolar Transisto
r)にしてもよい。
【００５８】本実施の形態によれば、ｎ導電型コレクタ
領域の下方に位置するｐ導電型埋込層に、キャリアに対
して高い障壁ポテンシャルを与えることができる。この
ため、高抵抗基板の導電型が、（ｃ1）高抵抗基板の製
造プロセスにおいてふらついた場合、（ｃ2）高抵抗基
板の上に素子を形成するプロセス中に不純物（dopant）
等によって汚染された場合、（ｃ3）熱処理条件のふら
つき等で変動した場合でも、コレクタから基板に流れる
リーク電流を抑えることができる。
領域の下方に位置するｐ導電型埋込層に、キャリアに対
して高い障壁ポテンシャルを与えることができる。この
ため、高抵抗基板の導電型が、（ｃ1）高抵抗基板の製
造プロセスにおいてふらついた場合、（ｃ2）高抵抗基
板の上に素子を形成するプロセス中に不純物（dopant）
等によって汚染された場合、（ｃ3）熱処理条件のふら
つき等で変動した場合でも、コレクタから基板に流れる
リーク電流を抑えることができる。
【００５９】また、埋込導電層の電位を固定することに
より、トランジスタの電気力線をより狭い範囲に閉じ込
めることができ、素子のノイズ耐性を向上させることが
できる。さらに、埋込導電層の影響を受けてパッシブ素
子のＱ値が劣化することを防止した上で、バイポーラト
ランジスタのノイズ耐性を向上させることができる。
より、トランジスタの電気力線をより狭い範囲に閉じ込
めることができ、素子のノイズ耐性を向上させることが
できる。さらに、埋込導電層の影響を受けてパッシブ素
子のＱ値が劣化することを防止した上で、バイポーラト
ランジスタのノイズ耐性を向上させることができる。
【００６０】高速動作するＳｉＧｅ−ＨＢＴの場合、よ
りノイズ耐性が高くなり、かつ高抵抗基板において損失
を減少させることができる。次に説明するように、Ｓｉ
Ｇｅ−ＨＢＴの場合、埋込導電層はエピタキシャル成長
で形成することができる。
りノイズ耐性が高くなり、かつ高抵抗基板において損失
を減少させることができる。次に説明するように、Ｓｉ
Ｇｅ−ＨＢＴの場合、埋込導電層はエピタキシャル成長
で形成することができる。
【００６１】（実施の形態２）本発明の実施の形態２の
半導体装置においては、ベースをＳｉＧｅで構成する。
この半導体装置の構成は、図１に示す半導体装置と同じ
である。本実施の形態における半導体装置では、ベース
がＳｉＧｅで構成される点に特徴があるが、この装置の
特徴は、製造方法から入るほうが理解しやすい。
半導体装置においては、ベースをＳｉＧｅで構成する。
この半導体装置の構成は、図１に示す半導体装置と同じ
である。本実施の形態における半導体装置では、ベース
がＳｉＧｅで構成される点に特徴があるが、この装置の
特徴は、製造方法から入るほうが理解しやすい。
【００６２】本実施の形態における半導体装置の製造方
法は、図３までの工程までは、実施の形態１と同じであ
る。次いで、図８に示すように、ウエハ全体を覆うよう
に、下から順に、Ｓｉエピタキシャル層５８、ＳｉＧｅ
エピタキシャル層６０、およびＳｉエピタキシャル層６
２を連続して成長させる。このとき素子分離絶縁膜６の
上には、Ｓｉ膜またはＳｉＧｅ膜が多結晶膜として成長
する。Ｓｉエピタキシャル膜５８は、下層のｎ-エピタ
キシャル層４とともにコレクタ領域を形成し、ＳｉＧｅ
エピタキシャル層６０はベース領域となり、Ｓｉエピタ
キシャル層６２はエミッタ領域となる。
法は、図３までの工程までは、実施の形態１と同じであ
る。次いで、図８に示すように、ウエハ全体を覆うよう
に、下から順に、Ｓｉエピタキシャル層５８、ＳｉＧｅ
エピタキシャル層６０、およびＳｉエピタキシャル層６
２を連続して成長させる。このとき素子分離絶縁膜６の
上には、Ｓｉ膜またはＳｉＧｅ膜が多結晶膜として成長
する。Ｓｉエピタキシャル膜５８は、下層のｎ-エピタ
キシャル層４とともにコレクタ領域を形成し、ＳｉＧｅ
エピタキシャル層６０はベース領域となり、Ｓｉエピタ
キシャル層６２はエミッタ領域となる。
【００６３】図９は、上記の３つのエピタキシャル層５
８，６０，６２における不純物濃度、およびＧｅ濃度の
プロファイルを示す図である。図９に示すように、本実
施の形態では、コレクタの上層となるＳｉエピタキシャ
ル層５８には、４×１０15ｃｍ-3程度のリン（Ｐ）濃度
が与えられる。また、ベースとなるＳｉＧｅエピタキシ
ャル層６０、およびエミッタとなるＳｉエピタキシャル
層６２には、それぞれ１０18〜１０19ｃｍ-3程度のボロ
ン（Ｂ）濃度、および５×１０17ｃｍ-3程度のボロン
（Ｂ）濃度が与えられる。ＳｉＧｅエピタキシャル層６
０のＧｅ濃度は、Ｓｉエピタキシャル層５８との境界部
分において最大４〜３０％とし、コレクタ側からエミッ
タ側に向けて徐々に低下するプロファイルに調整され
る。
８，６０，６２における不純物濃度、およびＧｅ濃度の
プロファイルを示す図である。図９に示すように、本実
施の形態では、コレクタの上層となるＳｉエピタキシャ
ル層５８には、４×１０15ｃｍ-3程度のリン（Ｐ）濃度
が与えられる。また、ベースとなるＳｉＧｅエピタキシ
ャル層６０、およびエミッタとなるＳｉエピタキシャル
層６２には、それぞれ１０18〜１０19ｃｍ-3程度のボロ
ン（Ｂ）濃度、および５×１０17ｃｍ-3程度のボロン
（Ｂ）濃度が与えられる。ＳｉＧｅエピタキシャル層６
０のＧｅ濃度は、Ｓｉエピタキシャル層５８との境界部
分において最大４〜３０％とし、コレクタ側からエミッ
タ側に向けて徐々に低下するプロファイルに調整され
る。
【００６４】図８の段階から、エピタキシャル層６２の
上に、下から順に酸化膜３０、多結晶シリコン膜４９、
および酸化膜５０が堆積され、酸化膜５０は真性ベース
層を形成すべき領域のみを覆うように、パターニングさ
れる（図１０）。
上に、下から順に酸化膜３０、多結晶シリコン膜４９、
および酸化膜５０が堆積され、酸化膜５０は真性ベース
層を形成すべき領域のみを覆うように、パターニングさ
れる（図１０）。
【００６５】この状態で、ウエハ全体にＢなどのｐ導電
型不純物が注入される。酸化膜５０は、ウェットエッチ
ング等の等方性エッチングによって所定の大きさ、具体
的には、真性ベース層の上に形成されるエミッタ層の大
きさまで縮小される。次いで、半導体ウエハに対して所
定の熱処理が施されることにより、３つのエピタキシャ
ル層５８，６０，６２に導入されている不純物が拡散し
て、ｐ導電型拡散層が形成される。
型不純物が注入される。酸化膜５０は、ウェットエッチ
ング等の等方性エッチングによって所定の大きさ、具体
的には、真性ベース層の上に形成されるエミッタ層の大
きさまで縮小される。次いで、半導体ウエハに対して所
定の熱処理が施されることにより、３つのエピタキシャ
ル層５８，６０，６２に導入されている不純物が拡散し
て、ｐ導電型拡散層が形成される。
【００６６】次いで、半導体ウエハ全面にフォトレジス
ト３９が塗布され、酸化膜５０の上端が露出するまでエ
ッチバックされる（図１１）。次に、図１２に示すよう
に、フォトレジスト３９の中に残存していた酸化膜５０
はエッチングによって除去される。次に、フォトレジス
ト３９をマスクとして、多結晶シリコン膜４９と酸化膜
３０とがエッチングされることにより、エミッタ層を形
成すべき部位に開口部４１が設けられる。上記のプロセ
スによれば、開口部４１は自己整合的にベースのほぼ中
央に形成される。このため、ベースと開口部４１とのず
れを十分抑制することができる。
ト３９が塗布され、酸化膜５０の上端が露出するまでエ
ッチバックされる（図１１）。次に、図１２に示すよう
に、フォトレジスト３９の中に残存していた酸化膜５０
はエッチングによって除去される。次に、フォトレジス
ト３９をマスクとして、多結晶シリコン膜４９と酸化膜
３０とがエッチングされることにより、エミッタ層を形
成すべき部位に開口部４１が設けられる。上記のプロセ
スによれば、開口部４１は自己整合的にベースのほぼ中
央に形成される。このため、ベースと開口部４１とのず
れを十分抑制することができる。
【００６７】次いで、フォトレジスト３９を除去した
後、多結晶シリコン膜４９の上に上層多結晶シリコン膜
が堆積され、次いでＡｓなどのｎ導電型不純物の注入処
理を行う。次いで、半導体ウエハに対して所定の熱処理
を施すことにより、上層多結晶シリコン膜に含まれてい
た不純物Ａｓが、下方に位置するＳｉエピタキシャル膜
６２に拡散し、ベースのほぼ中央にエミッタ層６２が形
成される。次いで、フォトレジストをマスクとして、上
層多結晶シリコン膜、多結晶シリコン膜４９および酸化
膜３０が、エミッタ電極の形状にパターニングされる
（図１３）。中央部のエミッタ電極の両脇に位置するＳ
ｉエピタキシャル膜６２に、ベース引出し電極（図示せ
ず）が接続される。また、右端のｎ+導電層７ａにコレ
クタ引出し電極（図示せず）が接続される。
後、多結晶シリコン膜４９の上に上層多結晶シリコン膜
が堆積され、次いでＡｓなどのｎ導電型不純物の注入処
理を行う。次いで、半導体ウエハに対して所定の熱処理
を施すことにより、上層多結晶シリコン膜に含まれてい
た不純物Ａｓが、下方に位置するＳｉエピタキシャル膜
６２に拡散し、ベースのほぼ中央にエミッタ層６２が形
成される。次いで、フォトレジストをマスクとして、上
層多結晶シリコン膜、多結晶シリコン膜４９および酸化
膜３０が、エミッタ電極の形状にパターニングされる
（図１３）。中央部のエミッタ電極の両脇に位置するＳ
ｉエピタキシャル膜６２に、ベース引出し電極（図示せ
ず）が接続される。また、右端のｎ+導電層７ａにコレ
クタ引出し電極（図示せず）が接続される。
【００６８】以後、実施の形態１と同様にエミッタ電極
とベース引出し電極とコレクタ引出し電極の上にコバル
トシサイド膜１８を形成する。この後のプロセスは、実
施の形態１と同様にして、半導体装置を製造することが
できる。
とベース引出し電極とコレクタ引出し電極の上にコバル
トシサイド膜１８を形成する。この後のプロセスは、実
施の形態１と同様にして、半導体装置を製造することが
できる。
【００６９】本実施の形態における半導体装置によれ
ば、ベースをＳｉＧｅで構成し、高速動作が可能なＨＢ
Ｔについても、ノイズ耐性を向上させることができ、ま
た高抵抗基板により、損失を減らし、受動回路素子のＱ
値を高めることができる。
ば、ベースをＳｉＧｅで構成し、高速動作が可能なＨＢ
Ｔについても、ノイズ耐性を向上させることができ、ま
た高抵抗基板により、損失を減らし、受動回路素子のＱ
値を高めることができる。
【００７０】（実施の形態３）図１４は、本発明の実施
の形態３における半導体装置を示す図である。本実施の
形態においては、ｐ導電型埋込層２および基板１とコン
タクトをとる構造は、Ｓｉ基板とｎ-導電型エピタキシ
ャル層４とわたって形成されたｐ+導電型層３１ｃと、
それに電気的に接続されるタングステン（Ｗ）プラグ３
１ｄと、そのＷプラグに接続されるＡｌ配線３１ｅとで
構成される。Ｗプラグは、複数個に分かれていてもよい
し、また積層された構造であってもよい。
の形態３における半導体装置を示す図である。本実施の
形態においては、ｐ導電型埋込層２および基板１とコン
タクトをとる構造は、Ｓｉ基板とｎ-導電型エピタキシ
ャル層４とわたって形成されたｐ+導電型層３１ｃと、
それに電気的に接続されるタングステン（Ｗ）プラグ３
１ｄと、そのＷプラグに接続されるＡｌ配線３１ｅとで
構成される。Ｗプラグは、複数個に分かれていてもよい
し、また積層された構造であってもよい。
【００７１】上記の構造は、次のようにして形成する。
図２の処理段階の次に、図１５に示すように、素子分離
絶縁膜６に設けられた引出電極用の開口に対して、ｐ導
電型不純物を注入してｐ+導電型領域３１ｃを形成す
る。このｐ+導電型領域はｐ+導電型埋込層２に電気的に
接続されるように形成される。この後は、実施の形態１
における図３以降の処理工程を経て製造され、図１４に
示す半導体装置が完成する。
図２の処理段階の次に、図１５に示すように、素子分離
絶縁膜６に設けられた引出電極用の開口に対して、ｐ導
電型不純物を注入してｐ+導電型領域３１ｃを形成す
る。このｐ+導電型領域はｐ+導電型埋込層２に電気的に
接続されるように形成される。この後は、実施の形態１
における図３以降の処理工程を経て製造され、図１４に
示す半導体装置が完成する。
【００７２】本実施の形態２では、実施の形態１と同じ
効果を得ることができる。さらに、Ｗプラグを積層する
ことにより、ｐ導電型埋込層から電極を取り出すために
深い開口を形成する必要がないので、エッチングが容易
である。また、実施の形態１に比べて、パッド部と素子
の間の段差が小さいため、ＡｌＣｕ配線が大きな段差を
またぐことがない。このため断線のおそれを少なくする
ことができる。
効果を得ることができる。さらに、Ｗプラグを積層する
ことにより、ｐ導電型埋込層から電極を取り出すために
深い開口を形成する必要がないので、エッチングが容易
である。また、実施の形態１に比べて、パッド部と素子
の間の段差が小さいため、ＡｌＣｕ配線が大きな段差を
またぐことがない。このため断線のおそれを少なくする
ことができる。
【００７３】（実施の形態４）図１６は、本発明の実施
の形態４の半導体装置を示す断面図である。本実施の形
態では、ｐ導電型埋込層２は一部の能動素子、図１６で
は横型ｐｎｐトランジスタ３３の下にのみ形成されてい
る点に特徴がある。上記ｐ導電型埋込層２は、１つの半
導体装置の中に２個以上設けることができる。また、図
１６では横型ｐｎｐトランジスタ３３の下方にのみ設け
ているが、縦型ｎｐｎトランジスタ３２の下方にのみ設
けることもできる。この場合、ｎ-エピタキシャル層を
除去する必要がない。
の形態４の半導体装置を示す断面図である。本実施の形
態では、ｐ導電型埋込層２は一部の能動素子、図１６で
は横型ｐｎｐトランジスタ３３の下にのみ形成されてい
る点に特徴がある。上記ｐ導電型埋込層２は、１つの半
導体装置の中に２個以上設けることができる。また、図
１６では横型ｐｎｐトランジスタ３３の下方にのみ設け
ているが、縦型ｎｐｎトランジスタ３２の下方にのみ設
けることもできる。この場合、ｎ-エピタキシャル層を
除去する必要がない。
【００７４】上記の構成により、実施の形態１における
効果を確保した上で、とくにノイズの面で他の素子と分
離したいトランジスタの下方のみに埋込導電層を用いる
ことができる。また、ｎ-導電型ピタキシャル成長層を
除去する工程も、また選択成長も必要ないので、製造工
程を簡略化することが可能になる。
効果を確保した上で、とくにノイズの面で他の素子と分
離したいトランジスタの下方のみに埋込導電層を用いる
ことができる。また、ｎ-導電型ピタキシャル成長層を
除去する工程も、また選択成長も必要ないので、製造工
程を簡略化することが可能になる。
【００７５】（実施の形態５）図１７は、本発明の実施
の形態５の半導体装置を示す断面図である。本実施の形
態では、引出電極と、第２導電型埋込層２と、バックプ
レート５５とを電気的に接続するための構造を高抵抗の
Ｓｉ基板中に有する点に特徴がある。このバックプレー
トと接続するための構造は、次のようにして形成され
る。 （１）まず、パッシベーション膜３７の形成工程まで終
了した基板の表面に保護膜を形成し、レーザーなどで基
板に貫通孔５４をあける。 （２）次に、ｐ導電型不純物が含まれた多結晶シリコン
を蒸着し、接続孔以外の部分を選択的に除去する。 （３）この後、オーミックコンタクトをとるための金
属、たとえばＴｉ、Ｎｉ、またはＡｕを蒸着して導電プ
ラグ３１ｆを形成する。このような金属蒸着膜からなる
導電プラグ３１ｆにより、バックプレート５５と上記導
電プラグ３１ｆとは電気的に接続される。
の形態５の半導体装置を示す断面図である。本実施の形
態では、引出電極と、第２導電型埋込層２と、バックプ
レート５５とを電気的に接続するための構造を高抵抗の
Ｓｉ基板中に有する点に特徴がある。このバックプレー
トと接続するための構造は、次のようにして形成され
る。 （１）まず、パッシベーション膜３７の形成工程まで終
了した基板の表面に保護膜を形成し、レーザーなどで基
板に貫通孔５４をあける。 （２）次に、ｐ導電型不純物が含まれた多結晶シリコン
を蒸着し、接続孔以外の部分を選択的に除去する。 （３）この後、オーミックコンタクトをとるための金
属、たとえばＴｉ、Ｎｉ、またはＡｕを蒸着して導電プ
ラグ３１ｆを形成する。このような金属蒸着膜からなる
導電プラグ３１ｆにより、バックプレート５５と上記導
電プラグ３１ｆとは電気的に接続される。
【００７６】本実施の形態によれば、実施の形態１にお
ける効果に加えて、基板の外側に配線を設ける場合に比
べて短距離でバックプレートと電気的に接続することが
できる。さらに、バックプレートと埋込導電層とを同電
位にすることにより周囲からノイズの影響を受けにくく
することができる。
ける効果に加えて、基板の外側に配線を設ける場合に比
べて短距離でバックプレートと電気的に接続することが
できる。さらに、バックプレートと埋込導電層とを同電
位にすることにより周囲からノイズの影響を受けにくく
することができる。
【００７７】（実施の形態６）図１８は、本発明の実施
の形態６における半導体装置の断面図である。図１８で
は、埋込導電層２が配置された縦型ｎｐｎトランジスタ
３２のみ抜き出して説明する。図１８において、上記縦
型ｎｐｎトランジスタを他の素子と分離するための素子
分離のためのｐ+導電型埋込層８と、上記埋込導電層２
とを電気的にも領域的にも連結する第２導電型の埋込連
結部５６を設けている点に特徴がある。また、引出電極
のコンタクト底部に配置されるｐ+導電型層３１ｆを、
この第２導電型の埋込連結部５６と兼ねて用いることが
できる。
の形態６における半導体装置の断面図である。図１８で
は、埋込導電層２が配置された縦型ｎｐｎトランジスタ
３２のみ抜き出して説明する。図１８において、上記縦
型ｎｐｎトランジスタを他の素子と分離するための素子
分離のためのｐ+導電型埋込層８と、上記埋込導電層２
とを電気的にも領域的にも連結する第２導電型の埋込連
結部５６を設けている点に特徴がある。また、引出電極
のコンタクト底部に配置されるｐ+導電型層３１ｆを、
この第２導電型の埋込連結部５６と兼ねて用いることが
できる。
【００７８】本実施の形態の半導体装置によれば、埋込
連結部５６の電位を固定することができるので、隣りの
素子とのノイズを遮断しやすくなる。また、コンタクト
の間のｐ+導電層を埋込ｐ+導電層と兼ねることにより、
スペースを圧縮することができる。
連結部５６の電位を固定することができるので、隣りの
素子とのノイズを遮断しやすくなる。また、コンタクト
の間のｐ+導電層を埋込ｐ+導電層と兼ねることにより、
スペースを圧縮することができる。
【００７９】（実施の形態７）図１９は、本発明の実施
の形態７における半導体装置の断面図である。本実施の
形態では、ｎ+導電型埋込コレクタ層３の直下に接して
ｐ+導電型包囲層５７を設けている点に特徴がある。こ
の構成によれば、ｎ+導電型埋込コレクタ層３を取り囲
むように電位障壁を配置することができるので、素子間
のパンチスルーを防ぐ効果を高めることができる。
の形態７における半導体装置の断面図である。本実施の
形態では、ｎ+導電型埋込コレクタ層３の直下に接して
ｐ+導電型包囲層５７を設けている点に特徴がある。こ
の構成によれば、ｎ+導電型埋込コレクタ層３を取り囲
むように電位障壁を配置することができるので、素子間
のパンチスルーを防ぐ効果を高めることができる。
【００８０】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されることはない。本発明の範囲
は、特許請求の範囲の記載によって示され、さらに特許
請求の範囲の記載と均等の意味および範囲内でのすべて
の変更を含むものである。
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されることはない。本発明の範囲
は、特許請求の範囲の記載によって示され、さらに特許
請求の範囲の記載と均等の意味および範囲内でのすべて
の変更を含むものである。
【００８１】
【発明の効果】本発明の半導体装置およびその製造方法
を用いることにより、受動回路素子のＱ値を高めること
ができる高抵抗の半導体基板を用いた上で、その高抵抗
半導体基板に生じやすい不純物変動によるリーク電流を
抑え、かつ高抵抗半導体基板上の能動素子のノイズ耐性
を向上させることができる。
を用いることにより、受動回路素子のＱ値を高めること
ができる高抵抗の半導体基板を用いた上で、その高抵抗
半導体基板に生じやすい不純物変動によるリーク電流を
抑え、かつ高抵抗半導体基板上の能動素子のノイズ耐性
を向上させることができる。
【図１】 本発明の実施の形態１における半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図２】 図１の半導体装置の製造において、ｎ-導電
型エピタキシャル層を形成した段階の断面図である。
型エピタキシャル層を形成した段階の断面図である。
【図３】 図２の段階後、素子分離絶縁膜を形成し、不
純物元素を各部に注入した段階の断面図である。
純物元素を各部に注入した段階の断面図である。
【図４】 縦型ｎｐｎバイポーラトランジスタの真性ベ
ースなどを形成した段階の断面図である。
ースなどを形成した段階の断面図である。
【図５】 縦型ｎｐｎバイポーラトランジスタのエミッ
タ電極を形成した段階の断面図である。
タ電極を形成した段階の断面図である。
【図６】 縦型ｎｐｎバイポーラトランジスタを示す断
面図である。
面図である。
【図７】 誘電体膜を形成し、埋込導電層からの引出電
極を形成するために開口部を設けた段階の断面図であ
る。
極を形成するために開口部を設けた段階の断面図であ
る。
【図８】 本発明の実施の形態２の半導体装置に配置さ
れる縦型ＨＢＴの製造方法において、コレクタ上層、ベ
ース層、およびエミッタ層を連続して形成した段階を示
す断面図である。
れる縦型ＨＢＴの製造方法において、コレクタ上層、ベ
ース層、およびエミッタ層を連続して形成した段階を示
す断面図である。
【図９】 図８の縦型ＨＢＴのベース層におけるＧｅ濃
度と不純物濃度のプロファイルを示す図である。
度と不純物濃度のプロファイルを示す図である。
【図１０】 ベースが形成される領域を覆う酸化膜を形
成した段階の断面図である。
成した段階の断面図である。
【図１１】 フォトレジストを形成した段階の断面図で
ある。
ある。
【図１２】 ベースの上方に位置する酸化膜、多結晶シ
リコンおよび酸化膜を、フォトレジストをマスクにして
除去した段階の断面図である。
リコンおよび酸化膜を、フォトレジストをマスクにして
除去した段階の断面図である。
【図１３】 エミッタを形成した段階の断面図である。
【図１４】 本発明の実施の形態３における半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【図１５】 図１４の半導体装置の製造において、埋込
導電層からの引出電極の底部のｐ+導電型層を形成した
段階の断面図である。
導電層からの引出電極の底部のｐ+導電型層を形成した
段階の断面図である。
【図１６】 本発明の実施の形態４における半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【図１７】 本発明の実施の形態５における半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【図１８】 本発明の実施の形態６における半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【図１９】 本発明の実施の形態７における半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
１ シリコン基板、２ ｐ+導電型埋込層、３ ｎ+導電
型層、３ａ ｎ+導電型埋込コレクタ領域、３ｂ ｎ+導
電型埋込ベース領域、４ ｎ-導電型エピタキシャル
層、５ 酸化膜、６ 素子分離絶縁膜、７ａ コレクタ
引出コンタクト、７ｂ ベース引出コンタクト、８ ｐ
+導電型素子分離導電層、９ ｐ+導電型拡散層、１１
真性ベース、１２ ベース電極、１４ コンタクトホー
ル、１５エミッタ層、１６ エミッタ電極、１７ サイ
ドウォール絶縁膜、１８ コバルトシリサイド膜、２１
第１層間絶縁膜、２２ 第２層間絶縁膜、２３ 誘電
体膜、２５ 導電プラグ、２７ 開口、２８ 配線層、
２９ 配線層、３０ 酸化膜、３１ 埋込導電層の引出
電極、３１ａ 電極端子部、３１ｂ 側壁絶縁膜、３１
ｃ ｐ+導電型接続部、３１ｄ タングステンプラグ、
３１ｅ アルミプラグ、３１ｆ バックプレートへの接
続プラグ、３１ プラグ配線、３２ 縦型ｎｐｎバイポ
ーラトランジスタ、３３ 横型ｐｎｐバイポーラトラン
ジスタ、３４ＭＩＭキャパシタ、３５ インダクタ、３
６ パッド、３７ パッシベーション膜、３９ フォト
レジスト膜、４１ 開口、４９ 多結晶シリコン膜、５
０パターニングされた酸化膜、５４ 貫通孔、５５ バ
ックプレート、５６ 埋込連結部、５７ ｐ+導電型包
囲層、５８ Ｓｉエピタキシャル層（上層コレクタ
層）、６０ ベース層（ＳｉＧｅ層）、６２ Ｓｉエピ
タキシャル層（エミッタ層）。
型層、３ａ ｎ+導電型埋込コレクタ領域、３ｂ ｎ+導
電型埋込ベース領域、４ ｎ-導電型エピタキシャル
層、５ 酸化膜、６ 素子分離絶縁膜、７ａ コレクタ
引出コンタクト、７ｂ ベース引出コンタクト、８ ｐ
+導電型素子分離導電層、９ ｐ+導電型拡散層、１１
真性ベース、１２ ベース電極、１４ コンタクトホー
ル、１５エミッタ層、１６ エミッタ電極、１７ サイ
ドウォール絶縁膜、１８ コバルトシリサイド膜、２１
第１層間絶縁膜、２２ 第２層間絶縁膜、２３ 誘電
体膜、２５ 導電プラグ、２７ 開口、２８ 配線層、
２９ 配線層、３０ 酸化膜、３１ 埋込導電層の引出
電極、３１ａ 電極端子部、３１ｂ 側壁絶縁膜、３１
ｃ ｐ+導電型接続部、３１ｄ タングステンプラグ、
３１ｅ アルミプラグ、３１ｆ バックプレートへの接
続プラグ、３１ プラグ配線、３２ 縦型ｎｐｎバイポ
ーラトランジスタ、３３ 横型ｐｎｐバイポーラトラン
ジスタ、３４ＭＩＭキャパシタ、３５ インダクタ、３
６ パッド、３７ パッシベーション膜、３９ フォト
レジスト膜、４１ 開口、４９ 多結晶シリコン膜、５
０パターニングされた酸化膜、５４ 貫通孔、５５ バ
ックプレート、５６ 埋込連結部、５７ ｐ+導電型包
囲層、５８ Ｓｉエピタキシャル層（上層コレクタ
層）、６０ ベース層（ＳｉＧｅ層）、６２ Ｓｉエピ
タキシャル層（エミッタ層）。
フロントページの続き
(72)発明者 池田 龍彦
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F003 AP04 BA97 BB01 BB06 BB07
BC01 BC07 BC08 BE01 BE07
BF06 BG06 BH07 BJ01 BJ18
BM01 BP21 BP33 BS06 BS08
Claims (15)
- 【請求項１】 半導体基板の主表面に形成されたバイポ
ーラトランジスタを含む半導体装置であって、 前記バイポーラトランジスタはその底部に第１導電型半
導体層を含み、 前記バイポーラトランジスタの前記第１導電型半導体層
との間に前記半導体基板の部分を介在させて、前記半導
体基板の中に位置する第２導電型埋込層を備える、半導
体装置。 - 【請求項２】 前記バイポーラトランジスタが縦型バイ
ポーラトランジスタであり、前記第１導電型半導体層が
コレクタ領域である、請求項１に記載の半導体装置。 - 【請求項３】 前記バイポーラトランジスタが横型バイ
ポーラトランジスタであり、前記第１導電型半導体層が
ベース領域である、請求項１に記載の半導体装置。 - 【請求項４】 半導体基板上に設けられたバイポーラト
ランジスタを含む半導体装置であって、 前記バイポーラトランジスタは、前記半導体基板上に位
置する第１導電型の第１半導体層と、前記第１半導体層
の上に位置し、前記第１半導体層の上に開口部を有する
絶縁膜と、前記開口部において、前記第１半導体層の上
に接して位置する第２導電型の第２半導体層と、前記開
口部において、前記第２半導体層の上に接して位置する
第１導電型の第３半導体層とを有し、 前記バイポーラトランジスタの底部に位置する前記第１
半導体層との間に前記半導体基板の部分を介在させて、
前記半導体基板の中に位置する第２導電型の埋込導電層
を備える、半導体装置。 - 【請求項５】 前記半導体基板が、１００Ωｃｍ以上の
比抵抗を有する、請求項１〜４のいずれかに記載の半導
体装置。 - 【請求項６】 前記第２導電型埋込層に電気的に接続す
る引出電極を備える、請求項１〜５のいずれかに記載の
半導体装置。 - 【請求項７】 前記半導体基板の主表面の前記バイポー
ラトランジスタが位置する領域と別の領域に、受動回路
素子を有し、前記第２導電型埋込層がその受動回路素子
の下方に位置していない、請求項１〜６のいずれかに記
載の半導体装置。 - 【請求項８】 前記半導体基板はシリコン基板であり、
前記バイポーラトランジスタの少なくともベース領域に
ＳｉＧｅが含まれる、請求項１〜７のいずれかに記載の
半導体装置。 - 【請求項９】 前記半導体基板の裏面にバックプレート
を備え、前記第２導電型埋込層と前記バックプレートと
を電気的に接続し、前記第２導電型埋込層に交差する方
向に延びる接続部を基板の中に備える、請求項１〜８の
いずれかに記載の半導体装置。 - 【請求項１０】 平面的に見て前記バイポーラトランジ
スタを囲む第２導電型の素子分離領域を備え、さらに前
記第２導電型埋込層と前記素子分離領域とを連結する第
２導電型連結領域を備える、請求項１〜９のいずれかに
記載の半導体装置。 - 【請求項１１】 前記第１導電型半導体層が前記半導体
基板に露出しないように、前記第１導電型半導体層の下
側および周囲から接して取り囲む第２導電型包囲層を備
える、請求項１〜１０のいずれかに記載の半導体装置。 - 【請求項１２】 前記半導体基板の上に前記バイポーラ
トランジスタ以外に他のバイポーラトランジスタを備
え、前記他のバイポーラトランジスタも底部に第１導電
型半導体層を有し、前記第２導電型埋込層は前記他のバ
イポーラトランジスタの第１導電型半導体層にも対面す
るように延在している、請求項１〜１１のいずれかに記
載の半導体装置。 - 【請求項１３】 半導体基板上にバイポーラトランジス
タを含む半導体装置を形成する方法であって、 比抵抗が１００Ωｃｍ以上の半導体基板を用意する工程
と、 前記半導体基板の中に、第２導電型の埋込導電層を形成
する工程と、 前記埋込導電層よりも表層側の前記半導体基板中に、そ
の半導体基板の部分を介在させて第１導電型下部層を形
成する工程と、 前記第１導電型下部層の上に、第１導電型エピタキシャ
ル層を形成する工程と、 前記第１導電型エピタキシャル層の上に開口部を有する
素子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜の開口部において、前記第１導電型
エピタキシャル層の上に接して第２導電型領域を形成す
る工程と、 前記第２導電型領域の上に接して第１導電型上部領域を
形成する工程とを備える、半導体装置の製造方法。 - 【請求項１４】 前記半導体装置は受動回路素子を備
え、前記埋込導電層は少なくとも前記受動回路素子の下
方に位置しないように形成される、請求項１３に記載の
半導体装置の製造方法。 - 【請求項１５】 前記半導体基板に、その半導体基板内
をその主表面に交差する方向に前記埋込導電層に到達す
るように延びるホールを開口する工程と、その開口を導
電層で埋め込み、前記埋込導電層と電気的に接続する引
出電極を形成する工程とを備える、請求項１３または１
４に記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2002049750A JP2003249503A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置およびその製造方法 |
| US10/229,138 US6943428B2 (en) | 2002-02-26 | 2002-08-28 | Semiconductor device including bipolar transistor and buried conductive region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049750A JP2003249503A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249503A true JP2003249503A (ja) | 2003-09-05 |
Family
ID=27750805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049750A Pending JP2003249503A (ja) | 2002-02-26 | 2002-02-26 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2003249503A (ja) |
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| US7521733B2 (en) * | 2002-05-14 | 2009-04-21 | Infineon Technologies Ag | Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor |
| US20080213987A1 (en) * | 2003-10-24 | 2008-09-04 | Konin-Klijke Philips Electronics, N.V. | Method of Fabricating a Sige Semiconductor Structure |
| TWI320219B (en) | 2005-07-22 | 2010-02-01 | Method for forming a double embossing structure | |
| JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US8049282B2 (en) | 2006-09-21 | 2011-11-01 | Agere Systems Inc. | Bipolar device having buried contacts |
| KR100876604B1 (ko) * | 2007-07-13 | 2008-12-31 | (주)페타리 | 반도체 소자 및 그 제조 방법 |
| US9048284B2 (en) | 2012-06-28 | 2015-06-02 | Skyworks Solutions, Inc. | Integrated RF front end system |
| US20140001602A1 (en) * | 2012-06-28 | 2014-01-02 | Skyworks Solutions, Inc. | Device manufacturing using high-resistivity bulk silicon wafer |
| US9761700B2 (en) * | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| US9466698B2 (en) * | 2013-03-15 | 2016-10-11 | Semiconductor Components Industries, Llc | Electronic device including vertical conductive regions and a process of forming the same |
| US10483368B1 (en) * | 2018-05-15 | 2019-11-19 | International Business Machines Corporation | Single crystalline extrinsic bases for bipolar junction structures |
| TWM577179U (zh) * | 2019-01-11 | 2019-04-21 | 宏捷科技股份有限公司 | Heterojunction bipolar transistor |
| CN110473923A (zh) * | 2019-08-23 | 2019-11-19 | 深圳市星华灿科技有限公司 | 一种红外光敏三极管芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| US4542580A (en) * | 1983-02-14 | 1985-09-24 | Prime Computer, Inc. | Method of fabricating n-type silicon regions and associated contacts |
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| JP2507632B2 (ja) * | 1989-10-18 | 1996-06-12 | 株式会社日立製作所 | 半導体装置 |
| US5559349A (en) | 1995-03-07 | 1996-09-24 | Northrop Grumman Corporation | Silicon integrated circuit with passive devices over high resistivity silicon substrate portion, and active devices formed in lower resistivity silicon layer over the substrate |
| JPH0974102A (ja) | 1995-09-04 | 1997-03-18 | Mitsubishi Electric Corp | 高周波回路装置およびその製造方法 |
| US5714902A (en) * | 1995-11-30 | 1998-02-03 | Oak Crystal, Inc. | Polynomial function generation circuit |
| JPH10284753A (ja) * | 1997-04-01 | 1998-10-23 | Sony Corp | 半導体装置及びその製造方法 |
| US6441462B1 (en) * | 2001-07-10 | 2002-08-27 | International Business Machines Corporation | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
-
2002
- 2002-02-26 JP JP2002049750A patent/JP2003249503A/ja active Pending
- 2002-08-28 US US10/229,138 patent/US6943428B2/en not_active Expired - Fee Related
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