JPH01302743A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01302743A JPH01302743A JP63133964A JP13396488A JPH01302743A JP H01302743 A JPH01302743 A JP H01302743A JP 63133964 A JP63133964 A JP 63133964A JP 13396488 A JP13396488 A JP 13396488A JP H01302743 A JPH01302743 A JP H01302743A
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- JP
- Japan
- Prior art keywords
- type
- layer
- signal system
- impurity density
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
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- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置（以下「工Ｃ」という）
に係り、特に、複数の信号系が一体に組み込まれ九工Ｃ
の構造に関するものである。
に係り、特に、複数の信号系が一体に組み込まれ九工Ｃ
の構造に関するものである。
第３図は従来のＩＣの一例を示す縦断面図で、同一チッ
プ内に小信号系ｎｐｎ ）ランジスタと大信号系ｎｐｎ
）ランジスタとが配置されている場合を示す。図に２
いて、（２）はｆ形半導体基板、（３）はｎ＋形スフロ
ーティングコレクタ（４）はｔ形の分離層、［５＞ ｔ
ｒｉ ｎ−形のエピタキシャル成長層、（６ａ）、 （
６ｂ）はｎｐｎ ）ランジスタのペース領域を形成する
針形ペース拡散層、（７ａ） 、 （７ｂ）はｎｐｎ
）ランジスタのエミッタ領域を形成するｎ十形エミッタ
拡散層、（８ａλ（８ｂ）はｎｐｎ トランジスタのｎ
十形コＶクタ引き出し層である。そして、図中添え字ａ
（ＩＩは小信号系のｎｐｎ ）ランジスタを、添え字ｂ
＠は大信号系のｎｐｎ ）ランジスタを示す。
プ内に小信号系ｎｐｎ ）ランジスタと大信号系ｎｐｎ
）ランジスタとが配置されている場合を示す。図に２
いて、（２）はｆ形半導体基板、（３）はｎ＋形スフロ
ーティングコレクタ（４）はｔ形の分離層、［５＞ ｔ
ｒｉ ｎ−形のエピタキシャル成長層、（６ａ）、 （
６ｂ）はｎｐｎ ）ランジスタのペース領域を形成する
針形ペース拡散層、（７ａ） 、 （７ｂ）はｎｐｎ
）ランジスタのエミッタ領域を形成するｎ十形エミッタ
拡散層、（８ａλ（８ｂ）はｎｐｎ トランジスタのｎ
十形コＶクタ引き出し層である。そして、図中添え字ａ
（ＩＩは小信号系のｎｐｎ ）ランジスタを、添え字ｂ
＠は大信号系のｎｐｎ ）ランジスタを示す。
一般に、大信号系のトランジスタは信号振幅が大きいの
で、飽和する場合が多く、従って、この飽和を流が半導
体基板（２）へ流れ込む。この結果、基板電位が浮き上
がり、寄生効果が発生しｔす、小信号系への回り込み等
の問題を発生する。
で、飽和する場合が多く、従って、この飽和を流が半導
体基板（２）へ流れ込む。この結果、基板電位が浮き上
がり、寄生効果が発生しｔす、小信号系への回り込み等
の問題を発生する。
このような問題に対しては、第３図に示したように小信
号系と大信号系とのトランジスタの間を広げる之めにセ
パンート用の島ｔ５＞ ２配置し、ま念大信号系のトラ
ンジスタの周囲の分離層（４）を接地配線と接続し半導
体基板（２）の電位の浮き上がりを極力押さえるように
する方法がとられる。
号系と大信号系とのトランジスタの間を広げる之めにセ
パンート用の島ｔ５＞ ２配置し、ま念大信号系のトラ
ンジスタの周囲の分離層（４）を接地配線と接続し半導
体基板（２）の電位の浮き上がりを極力押さえるように
する方法がとられる。
とこ・ろが、従来の構成では、小信号系２よび大信号系
の両部会がｐ＋形基板（２）を共通にしているので、十
分にセパレートすることが困難で、両信号系の間全十分
広くとる必要があり、また、自由なレイアウトを取るこ
とが困難となる。
の両部会がｐ＋形基板（２）を共通にしているので、十
分にセパレートすることが困難で、両信号系の間全十分
広くとる必要があり、また、自由なレイアウトを取るこ
とが困難となる。
この発明は上記のような問題点を解消するためになされ
たもので、小信号系と大信号系とを完全にセパーレ；卜
シ、自由なＶイアウド全取ることができるＩＣの構成を
得ることを目的とする。
たもので、小信号系と大信号系とを完全にセパーレ；卜
シ、自由なＶイアウド全取ることができるＩＣの構成を
得ることを目的とする。
この発明に係るＩＣは基板として高比抵抗基板を用いる
とともに、各回路素子形成領域の下にそれぞれ下面分離
として高濃度ｆ形波散層を形成するようにし念ものであ
る。
とともに、各回路素子形成領域の下にそれぞれ下面分離
として高濃度ｆ形波散層を形成するようにし念ものであ
る。
この発明に２ける高比抵抗基板は各回路素子形成領域間
のセパレートを完全ならしめ、一方、各領域の下に形成
し念高濃度ｐ十形拡散層によってそれぞれの領域に２け
る素子機能は従来ど′＆シ確保できる。
のセパレートを完全ならしめ、一方、各領域の下に形成
し念高濃度ｐ十形拡散層によってそれぞれの領域に２け
る素子機能は従来ど′＆シ確保できる。
第１図はこの発明の一実施例の構成を示す縦断面図、第
２図はその■−■線での平面断面図で、第３図の従来例
と同一符号は同等部分を示し、その重複説明は避ける。
２図はその■−■線での平面断面図で、第３図の従来例
と同一符号は同等部分を示し、その重複説明は避ける。
図に２いて、１１）は高比抵抗のｐ−形半導体基板、（
２ａ）、 （２ｂ）はそれぞれ小信号系領域２よび大信
号系領域の下に形成された針形分離拡散層である。
２ａ）、 （２ｂ）はそれぞれ小信号系領域２よび大信
号系領域の下に形成された針形分離拡散層である。
この実施例の動作は基本的には第３図に示した従来例と
同一であるが、小信号系領域と大信号系領域との間が高
比抵抗のｐ−形半導体基板ｍで構成されているので、両
信号系領域の基板部間および分離層間のインピーダンス
は極めて高く、例えば大信号系トランジスタが飽和して
大信号系領域の基板部に流れ込んだ電流は小信号系領域
の基板部には流れ込まない。
同一であるが、小信号系領域と大信号系領域との間が高
比抵抗のｐ−形半導体基板ｍで構成されているので、両
信号系領域の基板部間および分離層間のインピーダンス
は極めて高く、例えば大信号系トランジスタが飽和して
大信号系領域の基板部に流れ込んだ電流は小信号系領域
の基板部には流れ込まない。
そして、添え字ａｋ付し念小信号系トランジスタと添え
字すを付した大信号系トランジスタとは、それぞれ下面
にｐ＋形分離拡散層（２ａ）、 （ｚｂ）が形成されて
いるので、従来の構造と全く同様の特性を得ることがで
きる。
字すを付した大信号系トランジスタとは、それぞれ下面
にｐ＋形分離拡散層（２ａ）、 （ｚｂ）が形成されて
いるので、従来の構造と全く同様の特性を得ることがで
きる。
しかも、この実施例の構造を採ることによって、小信号
系２よび大信号系の関係回路素子のレイアウトは自由に
できることは明らかである。
系２よび大信号系の関係回路素子のレイアウトは自由に
できることは明らかである。
な２、上記実施例では２桟類の信号系の場合を示したが
、３種類以上の信号系で構成されるＩＣについても、こ
の発明は適用できる。
、３種類以上の信号系で構成されるＩＣについても、こ
の発明は適用できる。
以上のようにこの発明によれば、ＩＣの基板を低不純物
濃度の高比抵抗半導体とし、回路素子形成領域の下面を
高不純物濃度の針形拡散層で分離するようにし九ので、
小信号系から大信号系までの回路素子を１つのＩＣの中
に自由に構成することができ、装置が安価になり、しか
も外部ノイズに強い回路が得られるという効果がある。
濃度の高比抵抗半導体とし、回路素子形成領域の下面を
高不純物濃度の針形拡散層で分離するようにし九ので、
小信号系から大信号系までの回路素子を１つのＩＣの中
に自由に構成することができ、装置が安価になり、しか
も外部ノイズに強い回路が得られるという効果がある。
第１図はこの発明の一実施例の構成を示す縦断面図、第
２図は第１図の■−■縁での平面断面図、第３図は従来
のＩＣの構成例を示す縦断面図であるＯ 図１ｃ２１ｉｎ−（、（１）はｐ−形半導体基板、（２
ａ） 、 （２ｂ）Ｆｉｆ形分離拡散層、（４）は戸形
分離層、（５）はｎ′″形エピタキシャル成長層である
。 なお、図中、同一符号は同一、または相当部分を示す。
２図は第１図の■−■縁での平面断面図、第３図は従来
のＩＣの構成例を示す縦断面図であるＯ 図１ｃ２１ｉｎ−（、（１）はｐ−形半導体基板、（２
ａ） 、 （２ｂ）Ｆｉｆ形分離拡散層、（４）は戸形
分離層、（５）はｎ′″形エピタキシャル成長層である
。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）低不純物濃度のｐ＾−形半導体からなる高比抵抗
基板の上面の複数個所に部分的に高不純物濃度のｐ＾＋
形分離拡散層を形成し、 この複数個のｐ＾＋形分離拡散層の上を含めて上記高比
抵抗基板の上に低不純物濃度のｎ＾−形エピタキシャル
、成長層を形成し、 このｎ＾−形エピタキシャル成長層の上記高比抵抗基板
に直接接する第１の部分と、上記複数個のｐ＾＋形分離
拡散層にそれぞれ接する複数個の第２の部分とを分離す
る高不純物濃度のｐ＾＋形分離層を形成し、 上記複数個の第２の部分にそれぞれ複数の信号系に対応
する回路素子を形成してなる半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133964A JPH01302743A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133964A JPH01302743A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302743A true JPH01302743A (ja) | 1989-12-06 |
Family
ID=15117199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133964A Pending JPH01302743A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118172A (en) * | 1995-09-04 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | High-frequency circuit device and manufacturing method thereof |
| US6943428B2 (en) | 2002-02-26 | 2005-09-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including bipolar transistor and buried conductive region |
-
1988
- 1988-05-30 JP JP63133964A patent/JPH01302743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118172A (en) * | 1995-09-04 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | High-frequency circuit device and manufacturing method thereof |
| US6943428B2 (en) | 2002-02-26 | 2005-09-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including bipolar transistor and buried conductive region |
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