JPS6331941B2 - - Google Patents
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- JPS6331941B2 JPS6331941B2 JP55070568A JP7056880A JPS6331941B2 JP S6331941 B2 JPS6331941 B2 JP S6331941B2 JP 55070568 A JP55070568 A JP 55070568A JP 7056880 A JP7056880 A JP 7056880A JP S6331941 B2 JPS6331941 B2 JP S6331941B2
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 description 31
- 238000002955 isolation Methods 0.000 description 12
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に係り、特に一
つの基体内の回路系統間の相互干渉を小さくする
ような半導体集積回路の構成に関するものであ
る。
つの基体内の回路系統間の相互干渉を小さくする
ような半導体集積回路の構成に関するものであ
る。
最近の半導体集積回路装置では種々の機能を単
一の基体内に集積する傾向にある。例えば、テレ
ビジヨン受像機においては映像中間周波増幅回
路、映像検波回路、音声中間周波検波回路などの
複数個の機能回路が単一の半導体基体内に集積さ
れる。
一の基体内に集積する傾向にある。例えば、テレ
ビジヨン受像機においては映像中間周波増幅回
路、映像検波回路、音声中間周波検波回路などの
複数個の機能回路が単一の半導体基体内に集積さ
れる。
第１図は２つの機能の異なる系統からなる従来
のバイポーラ形半導体集積回路装置のパターンを
示す平面図で、図において、１は半導体基体、２
は各素子間の分離拡散領域、３はボンデイングパ
ツト、２点鎖線で示す、４は２つの系統間の境
界、５および６はそれぞれの機能領域のアルミニ
ウム接地配線、７および８は分離拡散領域２をそ
れぞれ接地配線５および６へ接続するコンタクト
である。
のバイポーラ形半導体集積回路装置のパターンを
示す平面図で、図において、１は半導体基体、２
は各素子間の分離拡散領域、３はボンデイングパ
ツト、２点鎖線で示す、４は２つの系統間の境
界、５および６はそれぞれの機能領域のアルミニ
ウム接地配線、７および８は分離拡散領域２をそ
れぞれ接地配線５および６へ接続するコンタクト
である。
第２図は第１図の−線での従来例を拡大し
て示す部分断面図で、９はｐ形基板、１０および
１１はn+形埋込層、１２，１３および１４はｎ
形エピタキシヤル成長層、２ａ，２ｂおよび２ｃ
はこれらのエピタキシヤル成長層の境界をなすｐ
形分離拡散領域、１５，１６，１７および１８は
ｐ形拡散層、１９はｎ形拡散層、２０はシリコン
酸化膜、２２，２３および２４はシリコン酸化膜
２０を貫通してそれぞれｎ形拡散層１９、ｐ形拡
散層１７およびｐ形拡散層１８から引出されたア
ルミニウム電極、２５はｎ形エピタキシヤル成長
層１３をコレクタ領域、ｐ形拡散層１６をベー
ス、ｎ形拡散層１９をエミツタとするnpn形トラ
ンジスタ、２６はリング状のｐ形拡散層１７をコ
レクタ、ｎ形エピタキシヤル成長層１４をベー
ス、中心部のｐ形拡散層１８をエミツタとする
pnp形トランジスタである。接地配線６はｐ形拡
散層１５を介してｐ形分離拡散領域２を接地電位
に保つ。
て示す部分断面図で、９はｐ形基板、１０および
１１はn+形埋込層、１２，１３および１４はｎ
形エピタキシヤル成長層、２ａ，２ｂおよび２ｃ
はこれらのエピタキシヤル成長層の境界をなすｐ
形分離拡散領域、１５，１６，１７および１８は
ｐ形拡散層、１９はｎ形拡散層、２０はシリコン
酸化膜、２２，２３および２４はシリコン酸化膜
２０を貫通してそれぞれｎ形拡散層１９、ｐ形拡
散層１７およびｐ形拡散層１８から引出されたア
ルミニウム電極、２５はｎ形エピタキシヤル成長
層１３をコレクタ領域、ｐ形拡散層１６をベー
ス、ｎ形拡散層１９をエミツタとするnpn形トラ
ンジスタ、２６はリング状のｐ形拡散層１７をコ
レクタ、ｎ形エピタキシヤル成長層１４をベー
ス、中心部のｐ形拡散層１８をエミツタとする
pnp形トランジスタである。接地配線６はｐ形拡
散層１５を介してｐ形分離拡散領域２を接地電位
に保つ。
第３図は第２図に示す部分の等価回路を示す回
路図である。２７はnpnトランジスタ２５のコレ
クタを形成するｎ形エピタキシヤル層１３および
n+形埋込層１０と基板９および分離拡散領域２
ｂ，２ｃとの間に形成されるpn接合の逆バイア
スされて生じる寄生容量、２８は同様にｎ形エピ
タキシヤル層１４およびn+形埋込層１１と基板
９および分離拡散領域２ａ，２ｃとの間に形成さ
れる寄生容量である。２９は分離拡散領域２，２
ａ，２ｂ，２ｃおよび基板９を介して接地配線６
に至るまでの抵抗である。この抵抗２９の抵抗値
は接地配線６までの距離が長くなる程大きくな
る。ここで、例えばトランジスタ２５のコレクタ
が高周波で、しかも大振幅で振れた場合には、容
量２７を介して抵抗２９に高周波電流が流れる。
従つて、この抵抗値が大きい場合にはその電圧降
下が容量２８を介して横方向pnpトランジスタ２
６のベースにベース電流を流すことになる。特に
微少な入力を扱う回路などがその近くにあれば、
クロストークや発振などを惹起し、異系統間の相
互干渉を生じ易い。
路図である。２７はnpnトランジスタ２５のコレ
クタを形成するｎ形エピタキシヤル層１３および
n+形埋込層１０と基板９および分離拡散領域２
ｂ，２ｃとの間に形成されるpn接合の逆バイア
スされて生じる寄生容量、２８は同様にｎ形エピ
タキシヤル層１４およびn+形埋込層１１と基板
９および分離拡散領域２ａ，２ｃとの間に形成さ
れる寄生容量である。２９は分離拡散領域２，２
ａ，２ｂ，２ｃおよび基板９を介して接地配線６
に至るまでの抵抗である。この抵抗２９の抵抗値
は接地配線６までの距離が長くなる程大きくな
る。ここで、例えばトランジスタ２５のコレクタ
が高周波で、しかも大振幅で振れた場合には、容
量２７を介して抵抗２９に高周波電流が流れる。
従つて、この抵抗値が大きい場合にはその電圧降
下が容量２８を介して横方向pnpトランジスタ２
６のベースにベース電流を流すことになる。特に
微少な入力を扱う回路などがその近くにあれば、
クロストークや発振などを惹起し、異系統間の相
互干渉を生じ易い。
この発明は以上のような点に鑑みてなされたも
ので、１つの半導体基体内に存在する複数個の回
路系統間の結合を小さくできる半導体集積回路を
提供することを目的としている。この発明に係る
半導体集積回路装置は、隣り合う回路系統間を低
濃度のエピタキシヤル層で分離し、上記各回路系
統の接地配線を個々に接地したものであり、これ
により上記各回路系統間の結合を小さくでき、特
にその共通インピーダンスを小さくすることによ
り高周波での結合を小さくすることができる。
ので、１つの半導体基体内に存在する複数個の回
路系統間の結合を小さくできる半導体集積回路を
提供することを目的としている。この発明に係る
半導体集積回路装置は、隣り合う回路系統間を低
濃度のエピタキシヤル層で分離し、上記各回路系
統の接地配線を個々に接地したものであり、これ
により上記各回路系統間の結合を小さくでき、特
にその共通インピーダンスを小さくすることによ
り高周波での結合を小さくすることができる。
以下、本発明の一実施例を図について説明す
る。
る。
第４図はこの発明はこの発明の一実施例のパタ
ーンを示す平面図で、従来例と同等部分は同一符
号で示し、その説明は省略する。この実施例では
従来両回路系統間に連続して設けられていた分離
拡散領域２を、系統毎にそれぞれ分離拡散領域２
Ａおよび２Ｂを設けており、その間には幅数＋μ
ｍの低濃度の拡散領域３０が設けられている。
ーンを示す平面図で、従来例と同等部分は同一符
号で示し、その説明は省略する。この実施例では
従来両回路系統間に連続して設けられていた分離
拡散領域２を、系統毎にそれぞれ分離拡散領域２
Ａおよび２Ｂを設けており、その間には幅数＋μ
ｍの低濃度の拡散領域３０が設けられている。
即ち、第５図は第４図の−線でのこの実施
例を拡大して示す部分断面図で、上述のように分
離拡散領域２Ａ，２Ｂが系統毎に設けられている
ので、従来例における両系統間の分離拡散領域２
ｃは２つの分離拡散領域２ｄおよび２ｅに分離さ
れ、その間に低濃度のｎ形エピタキシヤル成長層
３０が形成されている。
例を拡大して示す部分断面図で、上述のように分
離拡散領域２Ａ，２Ｂが系統毎に設けられている
ので、従来例における両系統間の分離拡散領域２
ｃは２つの分離拡散領域２ｄおよび２ｅに分離さ
れ、その間に低濃度のｎ形エピタキシヤル成長層
３０が形成されている。
第６図は第５図に示す部分の等価回路を示す回
路図で、３１および３２はそれぞれの両回路系統
のトランジスタ２６及び２５の接地配線５及び６
に至るまでの、分離解散領域２，２ａ，２ｄ等、
基板９、及び分離拡散領域２，２ｂ，２ｅ等、基
板９を通じての抵抗であり、３３は各回路系統間
の基板９及び低濃度拡散領域３０による抵抗であ
る。ここで通常、基板９の抵抗は分離拡散領域２
等の抵抗よりも非常に高く、例えば、基板９の比
抵抗は１〜20Ωcmであるのに対し、分離拡散領域
２等の比抵抗は平均して１〜10×10-3Ωcm程度で
あり、従つて、抵抗３１，３２は分離拡散領域２
ｄ，２ｅの抵抗が支配的でその値は低いのに対
し、、抵抗３３は分離拡散領域２ｄ及び２ｅ間の
距離が数十μｍと短くても抵抗値を大きくするこ
とができる。従つて本装置における両回路系統間
の抵抗３３の抵抗値はほぼ低濃度拡散領域３０の
抵抗によつて決ることとなり、この領域は低濃度
領域であり抵抗が高いことから、このように両回
路系統間に低濃度拡散領域３０を入れることによ
つて両回路系統間の結合を極めて小さくでき、両
回路系統間の相互干渉を生じ難くできる。
路図で、３１および３２はそれぞれの両回路系統
のトランジスタ２６及び２５の接地配線５及び６
に至るまでの、分離解散領域２，２ａ，２ｄ等、
基板９、及び分離拡散領域２，２ｂ，２ｅ等、基
板９を通じての抵抗であり、３３は各回路系統間
の基板９及び低濃度拡散領域３０による抵抗であ
る。ここで通常、基板９の抵抗は分離拡散領域２
等の抵抗よりも非常に高く、例えば、基板９の比
抵抗は１〜20Ωcmであるのに対し、分離拡散領域
２等の比抵抗は平均して１〜10×10-3Ωcm程度で
あり、従つて、抵抗３１，３２は分離拡散領域２
ｄ，２ｅの抵抗が支配的でその値は低いのに対
し、、抵抗３３は分離拡散領域２ｄ及び２ｅ間の
距離が数十μｍと短くても抵抗値を大きくするこ
とができる。従つて本装置における両回路系統間
の抵抗３３の抵抗値はほぼ低濃度拡散領域３０の
抵抗によつて決ることとなり、この領域は低濃度
領域であり抵抗が高いことから、このように両回
路系統間に低濃度拡散領域３０を入れることによ
つて両回路系統間の結合を極めて小さくでき、両
回路系統間の相互干渉を生じ難くできる。
なお、上記説明では簡単のためトランジスタ間
の結合について扱つたが、他の素子、例えば容量
や抵抗間の結合も同様な方法で減少させることが
できる。さらに、１つの半導体基体内に２つの回
路系統を有する場合に限らず、一般に複数の回路
系統を有する場合にもこの発明は適用できるのは
勿論である。
の結合について扱つたが、他の素子、例えば容量
や抵抗間の結合も同様な方法で減少させることが
できる。さらに、１つの半導体基体内に２つの回
路系統を有する場合に限らず、一般に複数の回路
系統を有する場合にもこの発明は適用できるのは
勿論である。
以上詳述したように、この発明に係る半導体集
積回路装置によれば、隣り合う回路系統間を低濃
度のエピタキシヤル層で分離し、上記各回路系統
の接地配線を個々に接地するようにしたので、回
路系統間の相互干渉を極めて小さくすることがで
きる。
積回路装置によれば、隣り合う回路系統間を低濃
度のエピタキシヤル層で分離し、上記各回路系統
の接地配線を個々に接地するようにしたので、回
路系統間の相互干渉を極めて小さくすることがで
きる。
第１図は２つの機能の異なる系統からなる従来
のバイポーラ形半導体集積回路装置のパターンを
示す平面図、第２図は第１図の−線での従来
例を拡大して示す部分断面図、第３図はこの部分
の等価回路を示す回路図である。第４図はこの発
明の一実施例のパターンを示す平面図、第５図は
第４図の−線でのこの実施例を拡大して示す
部分断面図、第６図はこの部分の等価回路を示す
回路図である。 図において、１は半導体基体、２，２Ａ，２
Ｂ，２ａ，２ｂ，２ｃ，２ｄおよび２ｅは分離拡
散領域、４は回路系統間の境界、５，６は接地配
線である。なお、図中同一符号は同一または相当
部分を示す。
のバイポーラ形半導体集積回路装置のパターンを
示す平面図、第２図は第１図の−線での従来
例を拡大して示す部分断面図、第３図はこの部分
の等価回路を示す回路図である。第４図はこの発
明の一実施例のパターンを示す平面図、第５図は
第４図の−線でのこの実施例を拡大して示す
部分断面図、第６図はこの部分の等価回路を示す
回路図である。 図において、１は半導体基体、２，２Ａ，２
Ｂ，２ａ，２ｂ，２ｃ，２ｄおよび２ｅは分離拡
散領域、４は回路系統間の境界、５，６は接地配
線である。なお、図中同一符号は同一または相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に形成した第２導
電型のエピタキシヤル層内に各々複数個の機能素
子からなる複数個の回路系統を形成してなる半導
体集積回路装置において、 上記隣り合う回路系統間を低濃度の第２導電型
のエピタキシヤル層で分離し、上記各回路系統の
接地配線を個々に接地したことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056880A JPS56167361A (en) | 1980-05-26 | 1980-05-26 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056880A JPS56167361A (en) | 1980-05-26 | 1980-05-26 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56167361A JPS56167361A (en) | 1981-12-23 |
| JPS6331941B2 true JPS6331941B2 (ja) | 1988-06-27 |
Family
ID=13435274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7056880A Granted JPS56167361A (en) | 1980-05-26 | 1980-05-26 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56167361A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125872A (ja) * | 1982-01-21 | 1983-07-27 | Nec Corp | 電荷結合素子 |
| JPS593963A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体集積回路 |
| JPH0810209Y2 (ja) * | 1989-02-21 | 1996-03-27 | ソニー株式会社 | 集積回路 |
| JPH036853A (ja) * | 1989-06-05 | 1991-01-14 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123589A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5325376A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Semiconductor integrated circuit device which prevents parasitic transistors |
-
1980
- 1980-05-26 JP JP7056880A patent/JPS56167361A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123589A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5325376A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Semiconductor integrated circuit device which prevents parasitic transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56167361A (en) | 1981-12-23 |
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