JPH0311107B2 - - Google Patents
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- JPH0311107B2 JPH0311107B2 JP56086586A JP8658681A JPH0311107B2 JP H0311107 B2 JPH0311107 B2 JP H0311107B2 JP 56086586 A JP56086586 A JP 56086586A JP 8658681 A JP8658681 A JP 8658681A JP H0311107 B2 JPH0311107 B2 JP H0311107B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
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Description
【発明の詳細な説明】
本発明は半導体装置、特に高耐圧バイポーラ
IC（集積回路）の重要な構成要素である抵抗の耐
圧改善に関するものである。
IC（集積回路）の重要な構成要素である抵抗の耐
圧改善に関するものである。
半導体バイポーラICに於ける抵抗の形成は、
通常次のようにして行う。即ち、Ｐ型基板のN+
埋込層を形成する箇所にアンチモンなどのＮ型不
純物を層抵抗20〜30Ω／ロで拡散した後、Ｎ型の
エピタキシヤル層を10〜40μの厚さに成長させ
る。しかる後、ボロンなどのＰ型不純物を主表面
からＰ型基板に達するように拡散して絶縁分離層
を形成する。次に、NPNトランジスタのベース
と同時に、抵抗領域となるべき部分に層抵抗100
〜300Ω／ロでボロン拡散を行なつて半導体抵抗
領域を形成する。この後は、通常のプロセスに従
つてNPNトランジスタとエミツタをリン拡散で
形成し、エミツタ、ベース、コレクタおよび抵抗
の両端の各コンタクト部を、酸化膜をエツチング
することにより形成して所定のアルミニウム配線
を行なう。
通常次のようにして行う。即ち、Ｐ型基板のN+
埋込層を形成する箇所にアンチモンなどのＮ型不
純物を層抵抗20〜30Ω／ロで拡散した後、Ｎ型の
エピタキシヤル層を10〜40μの厚さに成長させ
る。しかる後、ボロンなどのＰ型不純物を主表面
からＰ型基板に達するように拡散して絶縁分離層
を形成する。次に、NPNトランジスタのベース
と同時に、抵抗領域となるべき部分に層抵抗100
〜300Ω／ロでボロン拡散を行なつて半導体抵抗
領域を形成する。この後は、通常のプロセスに従
つてNPNトランジスタとエミツタをリン拡散で
形成し、エミツタ、ベース、コレクタおよび抵抗
の両端の各コンタクト部を、酸化膜をエツチング
することにより形成して所定のアルミニウム配線
を行なう。
そして、使用状態でのバイポーラICでは、第
１図に示ように、抵抗領域３の外側のＮ型エピタ
キシヤル領域２は、通常、ICの最高電位すなわ
ち電源電圧でバイアスする。従つて、抵抗領域３
のうち最低電位近くにある部分3′は、Ｎ型エピタ
キシヤル領域２との間で電源電圧に近い強い逆バ
イアス状態となつている。尚、１は絶縁分離層、
４は表面の酸化膜に設けられたコンタクト用窓、
そして５および６は抵抗領域３のアルミニウム配
線であり、特にアルミニウム配線５は配線６より
も低電位である。
１図に示ように、抵抗領域３の外側のＮ型エピタ
キシヤル領域２は、通常、ICの最高電位すなわ
ち電源電圧でバイアスする。従つて、抵抗領域３
のうち最低電位近くにある部分3′は、Ｎ型エピタ
キシヤル領域２との間で電源電圧に近い強い逆バ
イアス状態となつている。尚、１は絶縁分離層、
４は表面の酸化膜に設けられたコンタクト用窓、
そして５および６は抵抗領域３のアルミニウム配
線であり、特にアルミニウム配線５は配線６より
も低電位である。
バイポーラICで使用される抵抗素子で最も多
用されるパターンは、第１図に示すような形状の
ものである。即ち、パターンレイアウトや抵抗値
の観点から、抵抗領域を帯状となし、かつ途中で
１回以上直角に折れ曲げている。又、コンタクト
窓４部では抵抗領域３の幅よりも大きく方形にし
ている。第１図に示す抵抗領域３の角部ａ〜ｆ
は、マスクレイアウト段階に於いては、通常直角
となるように設計するが、その後のウエハー上に
マスクパターンを転写する際に行うフオトレジス
ト工程や酸化膜のエツチング工程に於いては、角
部ａ〜ｆは小さな丸味をもつようになる。
用されるパターンは、第１図に示すような形状の
ものである。即ち、パターンレイアウトや抵抗値
の観点から、抵抗領域を帯状となし、かつ途中で
１回以上直角に折れ曲げている。又、コンタクト
窓４部では抵抗領域３の幅よりも大きく方形にし
ている。第１図に示す抵抗領域３の角部ａ〜ｆ
は、マスクレイアウト段階に於いては、通常直角
となるように設計するが、その後のウエハー上に
マスクパターンを転写する際に行うフオトレジス
ト工程や酸化膜のエツチング工程に於いては、角
部ａ〜ｆは小さな丸味をもつようになる。
ところで、よく知られるように、抵抗領域等の
半導体領域のPN接合の耐圧は、平面上の直流的
PN接合部よりも角部のPN接合部の方が低い。
これは、角部のPN接合部に電界集中が生じるた
めである。従つて、第１図で示した半導体抵抗で
も、PN接合部ｇよりも角部のPN接合部ａ〜ｆ
の方が耐圧が低い、しかも、同じ角部のPN接合
部でも、その曲率（平面的曲率半径の逆数を曲率
と定義する）が大きいほど低く、また、当然的に
逆バイアス電圧が大きいほど低い。この結果、抵
抗領域３の耐圧も、低電位側の部分3′の角部の
PN接合部の耐圧で決められてしまう。
半導体領域のPN接合の耐圧は、平面上の直流的
PN接合部よりも角部のPN接合部の方が低い。
これは、角部のPN接合部に電界集中が生じるた
めである。従つて、第１図で示した半導体抵抗で
も、PN接合部ｇよりも角部のPN接合部ａ〜ｆ
の方が耐圧が低い、しかも、同じ角部のPN接合
部でも、その曲率（平面的曲率半径の逆数を曲率
と定義する）が大きいほど低く、また、当然的に
逆バイアス電圧が大きいほど低い。この結果、抵
抗領域３の耐圧も、低電位側の部分3′の角部の
PN接合部の耐圧で決められてしまう。
この耐圧低下を防止するための手段として、抵
抗領域を形成するＰ型領域３の深さを深くするこ
とや、第２図に示すように強い逆バイアスが印加
されるPN接合の角部ａ〜ｆに丸みを持たせて曲
率をゆるやかにするなどの方法が考えられる。し
かしながら、第１の方法では、NPNトランジス
タのベースと同時拡散で抵抗領域３を形成するこ
とが通常のプロセスとして採用されているため、
NPNトランジスタのベースも同時に深くなり、
この結果、高周波特性が劣化するばかりでなく、
素子面積の増大をきたす。又、第２の方法におい
ても、抵抗領域３のコンタクト部４の抵抗値や角
部ａ〜ｆの抵抗値計算が複雑困難であるうえ、ゆ
るやかな曲率をもたすことが難いため、耐圧を向
上させる手段としては好ましくない。
抗領域を形成するＰ型領域３の深さを深くするこ
とや、第２図に示すように強い逆バイアスが印加
されるPN接合の角部ａ〜ｆに丸みを持たせて曲
率をゆるやかにするなどの方法が考えられる。し
かしながら、第１の方法では、NPNトランジス
タのベースと同時拡散で抵抗領域３を形成するこ
とが通常のプロセスとして採用されているため、
NPNトランジスタのベースも同時に深くなり、
この結果、高周波特性が劣化するばかりでなく、
素子面積の増大をきたす。又、第２の方法におい
ても、抵抗領域３のコンタクト部４の抵抗値や角
部ａ〜ｆの抵抗値計算が複雑困難であるうえ、ゆ
るやかな曲率をもたすことが難いため、耐圧を向
上させる手段としては好ましくない。
また、上記の方法とは別に、第３図に示すよう
に、抵抗領域を複数個に分割して個々の抵抗領域
３1〜３3を単独に絶縁分離領域１で電気的に絶縁
し、相互に配線接続する方法も考えられる。第３
図の場合には、第１、２および３抵抗領域３1，
３2および３3とエピタキシヤル層２間に加わる印
加電圧は、各抵抗領域のエピタキシヤル層をフロ
ーテイング状態とすれば、約1/3Vcc（Vccは電源電
圧値）となり、抵抗を分割せずにVccでバイアス
する方法に比して逆バイアス電圧は1/3に減少す
る。しかしながら、この方法は抵抗面積が大きく
なるばかりでなく、レイアウトの自由度も失なわ
れる。
に、抵抗領域を複数個に分割して個々の抵抗領域
３1〜３3を単独に絶縁分離領域１で電気的に絶縁
し、相互に配線接続する方法も考えられる。第３
図の場合には、第１、２および３抵抗領域３1，
３2および３3とエピタキシヤル層２間に加わる印
加電圧は、各抵抗領域のエピタキシヤル層をフロ
ーテイング状態とすれば、約1/3Vcc（Vccは電源電
圧値）となり、抵抗を分割せずにVccでバイアス
する方法に比して逆バイアス電圧は1/3に減少す
る。しかしながら、この方法は抵抗面積が大きく
なるばかりでなく、レイアウトの自由度も失なわ
れる。
本発明の目的は、この抵抗素子の耐圧改善を上
述した３つの方法により生じる欠点を解消して実
現された半導体装置を提供することにある。
述した３つの方法により生じる欠点を解消して実
現された半導体装置を提供することにある。
本発明による半導体装置は、一導電型半導体層
に形成された抵抗領域の角部と対向するように半
導体領域を設けた抵抗素子を有するもので、以下
図面を参照して本発明を詳細に説明する。
に形成された抵抗領域の角部と対向するように半
導体領域を設けた抵抗素子を有するもので、以下
図面を参照して本発明を詳細に説明する。
第４図は本発明の第１の実施例を示す平面図で
あり、抵抗領域１０の低電位側のコンタクト部に
は、最低電位から約1Vのアルミニウム配線１３
に、そして高電位側のコンタクト部４０は、電源
電圧Vccのアルミニウム配線１４にそれぞれ接続
している。抵抗領域１０が形成され、絶縁分離領
域１１で囲まれたＮ型エピタキシヤル層１５は、
この中に形成されたN+領域１６とアルミニウム
配線１４とを接続することによりVccでバイアス
されている。抵抗領域１０の曲率が大きく、且つ
逆バイアス電圧が大きい箇所a′，b′，c′，d′，e′
，
f′，およびg′の外側には、抵抗領域１０と同時拡
散して形成されたＰ型領域１７が配置されてい
る。
あり、抵抗領域１０の低電位側のコンタクト部に
は、最低電位から約1Vのアルミニウム配線１３
に、そして高電位側のコンタクト部４０は、電源
電圧Vccのアルミニウム配線１４にそれぞれ接続
している。抵抗領域１０が形成され、絶縁分離領
域１１で囲まれたＮ型エピタキシヤル層１５は、
この中に形成されたN+領域１６とアルミニウム
配線１４とを接続することによりVccでバイアス
されている。抵抗領域１０の曲率が大きく、且つ
逆バイアス電圧が大きい箇所a′，b′，c′，d′，e′
，
f′，およびg′の外側には、抵抗領域１０と同時拡
散して形成されたＰ型領域１７が配置されてい
る。
第５図に第４図のＡ−A′で示す直線に沿つて
切断した場合の模式的な構造断面図を示す。第４
図の同一の部分は同一番号をつけている。第５図
において、１８はＰ型基板、１９は抵抗領域全面
に渡つてＮ型エピタキシヤル層１５と、Ｐ型基板
１８の境界に埋込まれているN+埋込み層、そし
て２０は表面の酸化膜である。エピタキシヤル層
１５の電位はVccであり、抵抗領域１０とエピタ
キシヤル層１５とのPN接合２１からエピタキシ
ヤル層１５側へ向つて伸びる空乏層２２は、Vcc
の増大と伴に大きくなり、やがてＰ型領域１７へ
達する。領域１７はフローテイングになつている
が、空乏層２２が領域１７へ到達すると空乏層２
２の電位が与えられ、領域１７のPN接合２３は
逆バイアスとなるから、エピタキシヤル層１５へ
向つて空乏層２４が広がる。従つて、全体の空乏
層は、空乏層２２と空乏層２４を合成したものと
なり、２５で示したような広がりになる。この結
果、PN接合２１からエピタキシヤル層１５へ伸
びる空乏層２２は、抵抗領域１０の角部a′〜g′の
曲率が大きい部分の外側に配置されたP+領域１
７の効果によつて、表面に沿つて外側へ広がるこ
とになり、従つて表面の電界集中による耐圧劣化
は大幅に緩和される。尚、抵抗領域１０とＰ型領
域１７との間隔は、PN接合２１がアバランシユ
降伏を生じる前に空乏層２２が領域１７へ達する
ように決められる。この間隔は、抵抗領域１０の
PN接合への逆バイアス電圧やエピタキシヤル層
１５の比抵抗等の条件により選ばれるものである
が、本実施例では、印加電圧100Vでエピタキシ
ヤル層１５の比抵抗が10〜15Ω−cmの場合、10μ
ｍの間隔とした。
切断した場合の模式的な構造断面図を示す。第４
図の同一の部分は同一番号をつけている。第５図
において、１８はＰ型基板、１９は抵抗領域全面
に渡つてＮ型エピタキシヤル層１５と、Ｐ型基板
１８の境界に埋込まれているN+埋込み層、そし
て２０は表面の酸化膜である。エピタキシヤル層
１５の電位はVccであり、抵抗領域１０とエピタ
キシヤル層１５とのPN接合２１からエピタキシ
ヤル層１５側へ向つて伸びる空乏層２２は、Vcc
の増大と伴に大きくなり、やがてＰ型領域１７へ
達する。領域１７はフローテイングになつている
が、空乏層２２が領域１７へ到達すると空乏層２
２の電位が与えられ、領域１７のPN接合２３は
逆バイアスとなるから、エピタキシヤル層１５へ
向つて空乏層２４が広がる。従つて、全体の空乏
層は、空乏層２２と空乏層２４を合成したものと
なり、２５で示したような広がりになる。この結
果、PN接合２１からエピタキシヤル層１５へ伸
びる空乏層２２は、抵抗領域１０の角部a′〜g′の
曲率が大きい部分の外側に配置されたP+領域１
７の効果によつて、表面に沿つて外側へ広がるこ
とになり、従つて表面の電界集中による耐圧劣化
は大幅に緩和される。尚、抵抗領域１０とＰ型領
域１７との間隔は、PN接合２１がアバランシユ
降伏を生じる前に空乏層２２が領域１７へ達する
ように決められる。この間隔は、抵抗領域１０の
PN接合への逆バイアス電圧やエピタキシヤル層
１５の比抵抗等の条件により選ばれるものである
が、本実施例では、印加電圧100Vでエピタキシ
ヤル層１５の比抵抗が10〜15Ω−cmの場合、10μ
ｍの間隔とした。
第６図は本発明の第２の実施例を示す平面図で
ある。前述した実施例との違いは、抵抗領域１０
の角部a′〜g′の電界集中を緩和する為に設けられ
ているＰ型領域１７′が絶縁分離層１１と接触し
ている。この構造による耐圧向上の効果は、第７
図に第６図のＢ−B′線に沿つた断面図を示す抵
抗領域１０の角部の空乏層３０の拡がりから容易
に理解できる。さらに、領域１７′が分離層１１
と接するから第１の実施例における抵抗素子とし
ての占有面積より小さくすることが可能である。
但し、Ｐ型領域１７′とエピタキシヤル層１５間
には、Vccの逆バイアスが加わるので、領域１
７′の角部が電界集中によつてアバランシエ降伏
しないように、その角部は丸みをつけて曲率を小
さくしてある。
ある。前述した実施例との違いは、抵抗領域１０
の角部a′〜g′の電界集中を緩和する為に設けられ
ているＰ型領域１７′が絶縁分離層１１と接触し
ている。この構造による耐圧向上の効果は、第７
図に第６図のＢ−B′線に沿つた断面図を示す抵
抗領域１０の角部の空乏層３０の拡がりから容易
に理解できる。さらに、領域１７′が分離層１１
と接するから第１の実施例における抵抗素子とし
ての占有面積より小さくすることが可能である。
但し、Ｐ型領域１７′とエピタキシヤル層１５間
には、Vccの逆バイアスが加わるので、領域１
７′の角部が電界集中によつてアバランシエ降伏
しないように、その角部は丸みをつけて曲率を小
さくしてある。
第８図は、本発明の第３の実施例を示す平面図
であり、これは抵抗領域１０の角部の外側に設け
る領域１７″を絶縁分離層１１と同時拡散を行つ
て深いP+領域としたものである。この場合の領
域１７″は、第９図のＣ−C′線に沿う断面図に示
すように、接合深さが深いので、これのアバラン
シエ降伏電圧は十分高い。従つて、電界集中によ
る耐圧劣化を配慮して丸みを設ける必要はない。
であり、これは抵抗領域１０の角部の外側に設け
る領域１７″を絶縁分離層１１と同時拡散を行つ
て深いP+領域としたものである。この場合の領
域１７″は、第９図のＣ−C′線に沿う断面図に示
すように、接合深さが深いので、これのアバラン
シエ降伏電圧は十分高い。従つて、電界集中によ
る耐圧劣化を配慮して丸みを設ける必要はない。
以上述べたように、本発明による抵抗素子は、
広い抵抗領域を電源電圧でバイアスしても、従来
のプロセスを何ら変更することなく抵抗領域の角
部の曲率による電界集中によつてアバランシユ降
伏電圧が低下することはなく、しかもレイアウト
上の自由度も何ら拘束を受けないから、チツプサ
イズの縮みを計ることができる。さらに高耐圧
ICで耐圧を改善する目的で行なわれてきたPNP
トランジスタのベースと抵抗領域のＰ型層を深く
形成する従来の方法は、周波数特性を犠牲にする
が、本発明によれば浅い場合のままで良いので周
波数特性は良好である。
広い抵抗領域を電源電圧でバイアスしても、従来
のプロセスを何ら変更することなく抵抗領域の角
部の曲率による電界集中によつてアバランシユ降
伏電圧が低下することはなく、しかもレイアウト
上の自由度も何ら拘束を受けないから、チツプサ
イズの縮みを計ることができる。さらに高耐圧
ICで耐圧を改善する目的で行なわれてきたPNP
トランジスタのベースと抵抗領域のＰ型層を深く
形成する従来の方法は、周波数特性を犠牲にする
が、本発明によれば浅い場合のままで良いので周
波数特性は良好である。
尚、本発明は抵抗一本について曲率が大なる箇
所の外側に耐圧改善を目的とするＰ型領域を設け
る例についてのみ述べたが、耐圧改善を目的とす
るＰ型領域は他の複数の抵抗の耐圧改善に兼用し
ても何ら差しつかえない。
所の外側に耐圧改善を目的とするＰ型領域を設け
る例についてのみ述べたが、耐圧改善を目的とす
るＰ型領域は他の複数の抵抗の耐圧改善に兼用し
ても何ら差しつかえない。
第１図は従来の抵抗素子を示す平面図、第２図
は従来の抵抗素子の他の例を示す平面図、第３図
は従来の抵抗素子のさらに他の例を示す平面図、
第４図は本発明の第１の実施例を示す平面図、第
５図は第４図のＡ−A′線に沿つた断面図、第６
図は本発明の第２の実施例を示す平面図、第７図
は第６図のＢ−B′線に沿つた断面図、第８図は
本発明の第３の実施例を示す平面図、第９図は第
８図のＣ−C′線に沿つた断面図である。 １，１１……絶縁分離領域、２，１５……エピ
タキシヤル層、３，１０……抵抗領域、４，１
７，４０……コンタクト部、５，６，１３，１４
……アルミニウム配線層、１６……N+領域、１
７，１７′，１７″……Ｐ型領域、１８……Ｐ型基
板、１９……埋込み層、２０……酸化膜。
は従来の抵抗素子の他の例を示す平面図、第３図
は従来の抵抗素子のさらに他の例を示す平面図、
第４図は本発明の第１の実施例を示す平面図、第
５図は第４図のＡ−A′線に沿つた断面図、第６
図は本発明の第２の実施例を示す平面図、第７図
は第６図のＢ−B′線に沿つた断面図、第８図は
本発明の第３の実施例を示す平面図、第９図は第
８図のＣ−C′線に沿つた断面図である。 １，１１……絶縁分離領域、２，１５……エピ
タキシヤル層、３，１０……抵抗領域、４，１
７，４０……コンタクト部、５，６，１３，１４
……アルミニウム配線層、１６……N+領域、１
７，１７′，１７″……Ｐ型領域、１８……Ｐ型基
板、１９……埋込み層、２０……酸化膜。
Claims (1)
- １ 一導電型の半導体層に形成され、その平面形
状において帯状をなして延在し、少なくともその
帯状部の一箇所以上が折れ曲がつて角部をなし、
その一端は他端より高電位が与えられる逆導電型
の抵抗領域と、前記抵抗領域の前記角部が突出す
る側の前記半導体層内に前記角部に対向して部分
的に形成され、電気的にフローテイング状態とな
された逆導電型の半導体領域と、前記抵抗領域と
前記一導電型の半導体層とを逆バイアス状態とす
る手段とを有し、前記角部の抵抗領域において、
前記逆バイアス電圧が低い場合には、前記抵抗領
域から生じる空乏層は前記逆導電型の半導体領域
には達せず、前記逆バイアス電圧の増大によつて
前記一導電型の半導体層と前記抵抗領域との間に
形成される接合が降伏を生じる前に、前記逆バイ
アスによつて前記抵抗領域から生じる空乏層が前
記逆導電型の半導体領域に到達するように前記逆
導電型の半導体領域が前記抵抗領域と離間して形
成されていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56086586A JPS57201062A (en) | 1981-06-05 | 1981-06-05 | Semiconductor device |
| EP82104963A EP0067393B1 (en) | 1981-06-05 | 1982-06-07 | Semiconductor device having a resistor region with an enhanced breakdown voltage |
| DE8282104963T DE3271344D1 (en) | 1981-06-05 | 1982-06-07 | Semiconductor device having a resistor region with an enhanced breakdown voltage |
| US06/727,623 US4562451A (en) | 1981-06-05 | 1985-04-30 | Semiconductor device having a resistor region with an enhanced breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56086586A JPS57201062A (en) | 1981-06-05 | 1981-06-05 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57201062A JPS57201062A (en) | 1982-12-09 |
| JPH0311107B2 true JPH0311107B2 (ja) | 1991-02-15 |
Family
ID=13891109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56086586A Granted JPS57201062A (en) | 1981-06-05 | 1981-06-05 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4562451A (ja) |
| EP (1) | EP0067393B1 (ja) |
| JP (1) | JPS57201062A (ja) |
| DE (1) | DE3271344D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8401983A (nl) * | 1984-06-22 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met verhoogde doorslagspanning. |
| JPS62257747A (ja) * | 1986-04-30 | 1987-11-10 | Fujitsu Ltd | 半導体集積回路のシユミツト回路 |
| US4713680A (en) * | 1986-06-30 | 1987-12-15 | Motorola, Inc. | Series resistive network |
| JPS63253664A (ja) * | 1987-04-10 | 1988-10-20 | Sony Corp | バイポ−ラトランジスタ |
| JP4797484B2 (ja) * | 2005-07-21 | 2011-10-19 | サンケン電気株式会社 | Ｆｌｒ領域を有する半導体素子 |
| US11152454B2 (en) * | 2019-02-19 | 2021-10-19 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device having a resistor and structure therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023275A (ja) * | 1973-06-29 | 1975-03-12 | ||
| JPS5437593A (en) * | 1977-08-29 | 1979-03-20 | Nec Corp | Semiconductor integrated-circuit device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1140822A (en) * | 1967-01-26 | 1969-01-22 | Westinghouse Brake & Signal | Semi-conductor elements |
| DE1953171C3 (de) * | 1969-10-22 | 1975-09-18 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Hochohmiger Widerstand für eine monolithisch integrierte Halbleiterschaltung |
| GB1358275A (en) * | 1972-04-25 | 1974-07-03 | Ferranti Ltd | Semiconductor devices |
| US3959812A (en) * | 1973-02-26 | 1976-05-25 | Hitachi, Ltd. | High-voltage semiconductor integrated circuit |
| GB1434441A (en) * | 1974-06-18 | 1976-05-05 | Signetics Corp | Ion implanted resistor having controlled temperature coefficient and method |
| JPS5478092A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Lateral semiconductor device |
| JPS551103A (en) * | 1978-06-06 | 1980-01-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor resistor |
| FR2445617A1 (fr) * | 1978-12-28 | 1980-07-25 | Ibm France | Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication |
| JPS55113366A (en) * | 1979-02-21 | 1980-09-01 | Shindengen Electric Mfg Co Ltd | High dielectric breakdown voltage semiconductor device |
-
1981
- 1981-06-05 JP JP56086586A patent/JPS57201062A/ja active Granted
-
1982
- 1982-06-07 DE DE8282104963T patent/DE3271344D1/de not_active Expired
- 1982-06-07 EP EP82104963A patent/EP0067393B1/en not_active Expired
-
1985
- 1985-04-30 US US06/727,623 patent/US4562451A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023275A (ja) * | 1973-06-29 | 1975-03-12 | ||
| JPS5437593A (en) * | 1977-08-29 | 1979-03-20 | Nec Corp | Semiconductor integrated-circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4562451A (en) | 1985-12-31 |
| EP0067393A1 (en) | 1982-12-22 |
| EP0067393B1 (en) | 1986-05-28 |
| JPS57201062A (en) | 1982-12-09 |
| DE3271344D1 (en) | 1986-07-03 |
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