JPS60776B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60776B2 JPS60776B2 JP51090346A JP9034676A JPS60776B2 JP S60776 B2 JPS60776 B2 JP S60776B2 JP 51090346 A JP51090346 A JP 51090346A JP 9034676 A JP9034676 A JP 9034676A JP S60776 B2 JPS60776 B2 JP S60776B2
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- JP
- Japan
- Prior art keywords
- epitaxial layer
- voltage
- isolation
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、実に詳述すれば、高耐圧集
積回路を提供する半導体装置に関するものである。
積回路を提供する半導体装置に関するものである。
第１図に従来例を示す。
従来の集積回路のアィソレーションはＰｍＮ接合を逆バ
イアスを印加し、Ｐ−Ｎダイオードの逆方向特性を利用
し行なっている。そのためアイソレーション耐圧は、Ｐ
−Ｎ接合の逆耐圧電圧によってその上限値が抑えられる
。なお、図において１は基板、２は高不純物濃度の埋込
層、３は２と逆導電型の高不純物濃度の埋込層、４はェ
ピタキシャル成長層でｔＥｐはその厚み、５はアイソレ
ーション拡散層、６はシリコン酸化膜である。（以下の
図においても同一番号は同じ要素を示す。）一般に、プ
レーナー型のＰ−Ｎ接合の逆耐圧値を高めるためには、
以下の方法が考えられている。１ 低不純物濃度領域側
の不純物濃度をさらに低くする。２ 拡散層の拡散深さ
を深くする。
イアスを印加し、Ｐ−Ｎダイオードの逆方向特性を利用
し行なっている。そのためアイソレーション耐圧は、Ｐ
−Ｎ接合の逆耐圧電圧によってその上限値が抑えられる
。なお、図において１は基板、２は高不純物濃度の埋込
層、３は２と逆導電型の高不純物濃度の埋込層、４はェ
ピタキシャル成長層でｔＥｐはその厚み、５はアイソレ
ーション拡散層、６はシリコン酸化膜である。（以下の
図においても同一番号は同じ要素を示す。）一般に、プ
レーナー型のＰ−Ｎ接合の逆耐圧値を高めるためには、
以下の方法が考えられている。１ 低不純物濃度領域側
の不純物濃度をさらに低くする。２ 拡散層の拡散深さ
を深くする。
一般に拡散層は、第２図にその断面図を示したようにほ
ぼ円形状に拡がる。従って、このＰ−Ｎ接合に逆バイア
スを印加すると、その円形部分の電界が強くなり、耐圧
はこの部分で決まることになる。よって拡散深さが深く
なるほどこの円形部分の電界集中が弱くなり、耐圧も向
上する。３ 第３図に示したようなフィルド、プレート
（ＦＰ）、フィールド、リミツテング（ＦＬＲ）等の外
部的対策を行なう。
ぼ円形状に拡がる。従って、このＰ−Ｎ接合に逆バイア
スを印加すると、その円形部分の電界が強くなり、耐圧
はこの部分で決まることになる。よって拡散深さが深く
なるほどこの円形部分の電界集中が弱くなり、耐圧も向
上する。３ 第３図に示したようなフィルド、プレート
（ＦＰ）、フィールド、リミツテング（ＦＬＲ）等の外
部的対策を行なう。
第１図に示した現在の集積回路構造に上記対策を行なっ
た場合の問題点を以下考える。
た場合の問題点を以下考える。
４のＮ型ェピタキシャル層の比抵抗とその厚みは、その
内に形成されるトランジスタの耐圧によって決定される
。
内に形成されるトランジスタの耐圧によって決定される
。
まず回路に印加される最大電圧値Ｖｃｃｍａｘからトラ
ンジスタのコレクターェミツタ間の電圧ＢＶｃ８ｏ が
決まる。（通常Ｖｃｃｍａｘ＝ＢＶｃＥｏととられる。
）次に、電流増幅率ｈＦＥとＢＶｃＥｏ から、ベース
コレクタ間逆耐電圧ＢＶ，ｃＢｏが決まる。
ンジスタのコレクターェミツタ間の電圧ＢＶｃ８ｏ が
決まる。（通常Ｖｃｃｍａｘ＝ＢＶｃＥｏととられる。
）次に、電流増幅率ｈＦＥとＢＶｃＥｏ から、ベース
コレクタ間逆耐電圧ＢＶ，ｃＢｏが決まる。
（通常ＢＶｃＢｏ ＝４ ′−句南．ＢＶｃＥｏ）ＢＶ
ｃＥ。は、ベース山コレクタ間のＰ−Ｎ接合の逆耐電圧
であるから、その値から、ェピタキシャル層の最小比抵
抗値ｐＥｐｍｌｎが決まる。一般に製造工程のバラッキ
拡散深さ、表面の影響等を考慮して、ｐＥｐｌｍｉｎよ
り高い値ＰＥｐが決まる。ｐＥｐが決まると、次にェピ
タキシャル層の厚みｔＥｐを求める。
ｃＥ。は、ベース山コレクタ間のＰ−Ｎ接合の逆耐電圧
であるから、その値から、ェピタキシャル層の最小比抵
抗値ｐＥｐｍｌｎが決まる。一般に製造工程のバラッキ
拡散深さ、表面の影響等を考慮して、ｐＥｐｌｍｉｎよ
り高い値ＰＥｐが決まる。ｐＥｐが決まると、次にェピ
タキシャル層の厚みｔＥｐを求める。
ｔＥｐは比抵抗の最大値ｐＥｐｍａ幻氏態で、最大印加
電圧時にベースーコレクタ接合よりェピタキシャル側へ
延びる空乏層の幅をその最小値ｔＥｐｍｉｎとし、製造
工程のバラツキを考慮してｔＥｐを決める。以上の説明
から、高耐圧化を行なうには、ｐＥｐを高くし、ｔＥｐ
を大きくする必要があることが分る。ｔＥｐが厚くなれ
ば、第１図から５のＰ＋アィソレーション拡散層の拡散
深さが増大する必要があるのが理解されよう。拡散深さ
が深くなれば、第２図のように５のアィソレーション拡
散層の横方向の拡がりが大きくなり、その占有面積が増
大する。例えば、耐圧１５０Ｖの集積回路を考えた場合
、ｔＥｐは３５〆、ｐＥｐは１５０一肌程度であり、第
２図に示したような上下アィソレーション方式がとれた
としても、５の拡散深さは２５ｒ程度になりその値だけ
アィソレーションの余分な面積が増加することになる。
さらに、ｐＥｐの値を高めた結果、第２図の空乏層の拡
がりは３０山程度になり、低耐圧集積回路に比べ３０ム
〜４０〃のアィソレーションを行なうための本来不要な
面積が増加することになる。さらに、高耐圧集積回路を
実際に作る場合、回路内の実際に高耐圧を必要とするア
ィソレーションの島の数は、かなり少ない場合が普通で
ある。
電圧時にベースーコレクタ接合よりェピタキシャル側へ
延びる空乏層の幅をその最小値ｔＥｐｍｉｎとし、製造
工程のバラツキを考慮してｔＥｐを決める。以上の説明
から、高耐圧化を行なうには、ｐＥｐを高くし、ｔＥｐ
を大きくする必要があることが分る。ｔＥｐが厚くなれ
ば、第１図から５のＰ＋アィソレーション拡散層の拡散
深さが増大する必要があるのが理解されよう。拡散深さ
が深くなれば、第２図のように５のアィソレーション拡
散層の横方向の拡がりが大きくなり、その占有面積が増
大する。例えば、耐圧１５０Ｖの集積回路を考えた場合
、ｔＥｐは３５〆、ｐＥｐは１５０一肌程度であり、第
２図に示したような上下アィソレーション方式がとれた
としても、５の拡散深さは２５ｒ程度になりその値だけ
アィソレーションの余分な面積が増加することになる。
さらに、ｐＥｐの値を高めた結果、第２図の空乏層の拡
がりは３０山程度になり、低耐圧集積回路に比べ３０ム
〜４０〃のアィソレーションを行なうための本来不要な
面積が増加することになる。さらに、高耐圧集積回路を
実際に作る場合、回路内の実際に高耐圧を必要とするア
ィソレーションの島の数は、かなり少ない場合が普通で
ある。
そのような低耐圧のアィソレーションに対しても、アィ
ソレーションに要する面積は、ほぼ同程度になり、この
ための面積増大は経済的にその集積回路の存在意味をな
くしてさえいた。さらに、低耐圧部での問題は、トラン
ジスタのコレクタ飽和抵抗ｒｓｃが、ｐＥｐ が高くな
ったことと、ｔＥｐが厚くなったことのために極めて大
きくなることである。
ソレーションに要する面積は、ほぼ同程度になり、この
ための面積増大は経済的にその集積回路の存在意味をな
くしてさえいた。さらに、低耐圧部での問題は、トラン
ジスタのコレクタ飽和抵抗ｒｓｃが、ｐＥｐ が高くな
ったことと、ｔＥｐが厚くなったことのために極めて大
きくなることである。
例えば、現在低耐圧集積回路で使用されているトランジ
スタのェミツタ面積は「２０〆口程度であり、ｐＥｐ＝
１．５０一肌・ｔＥｐご１０ムである。これと同一のｒ
ｓｃを有するトランジスタを前述したｐＥｐ＝１５０一
肌、ｔＥｐ３３５山で実現しようとすると、ェミツタ面
積はなんと３劫音の１２０〆口となり、やはり経済的に
集積回路の実現は困難になる。そこで考え出された構造
は、第４図に示した断面構造である。
スタのェミツタ面積は「２０〆口程度であり、ｐＥｐ＝
１．５０一肌・ｔＥｐご１０ムである。これと同一のｒ
ｓｃを有するトランジスタを前述したｐＥｐ＝１５０一
肌、ｔＥｐ３３５山で実現しようとすると、ェミツタ面
積はなんと３劫音の１２０〆口となり、やはり経済的に
集積回路の実現は困難になる。そこで考え出された構造
は、第４図に示した断面構造である。
この構造の特徴は、ヱピタキシヤル層４の厚みが、高耐
圧部と低耐圧部で異なり、アィソレーシ．ョン拡散層の
形成は薄い部分で行なうことができる。さらに、ェピタ
キシヤル層の薄い部分に低耐圧トランジスタを形成でき
るので、ｒｓｃを低耐圧集積回路と同一にするためのェ
ミッタ面積は当然、第１図の場合に比べ小さくなる。し
かし、第４図の構造でも、やはりェピタキシャル層の比
抵抗は高耐圧部と同一であり。
圧部と低耐圧部で異なり、アィソレーシ．ョン拡散層の
形成は薄い部分で行なうことができる。さらに、ェピタ
キシヤル層の薄い部分に低耐圧トランジスタを形成でき
るので、ｒｓｃを低耐圧集積回路と同一にするためのェ
ミッタ面積は当然、第１図の場合に比べ小さくなる。し
かし、第４図の構造でも、やはりェピタキシャル層の比
抵抗は高耐圧部と同一であり。
ｒｓｃを同一とするェミツタ面積は、先の例の値を使用
すると、（ｐＥｐ＝１５０−抑、ｔＥｐ＝１０山）約１
ぴ音必要となる。この欠点を取り除いたのが、第５図に
示した本発明の構造である。本発明の特徴は、ェピタキ
シャル層を２種類の不純物濃度を有し活性領域を形成す
る４１と４２に分けたことにある。
すると、（ｐＥｐ＝１５０−抑、ｔＥｐ＝１０山）約１
ぴ音必要となる。この欠点を取り除いたのが、第５図に
示した本発明の構造である。本発明の特徴は、ェピタキ
シャル層を２種類の不純物濃度を有し活性領域を形成す
る４１と４２に分けたことにある。
この構造の結果、低耐圧トランジスタについては、ほぼ
従来の低耐圧集積回路と同一のェミッ夕面積で同一のｒ
ｓｃの値を実現することが可能である。なお、アィソレ
ーション拡散層領域５とェピタキシャル層４１とで形成
するＰ−Ｎ接合の耐圧、すなわちアイソレーション耐圧
は、４１の不純物濃度で決まるが、この耐圧はトランジ
スタのＢＶ・ｃＢｏの値と同じで良いかり、ェピタキシ
ャル層４２の不純物濃度より高くすることが可能となり
、ほぼ従来の低耐圧集積回路の値と同じにできる。なお
、ェピタキシャル層４１と４２の不純物濃度、即ち比抵
抗について説明を補足する。
従来の低耐圧集積回路と同一のェミッ夕面積で同一のｒ
ｓｃの値を実現することが可能である。なお、アィソレ
ーション拡散層領域５とェピタキシャル層４１とで形成
するＰ−Ｎ接合の耐圧、すなわちアイソレーション耐圧
は、４１の不純物濃度で決まるが、この耐圧はトランジ
スタのＢＶ・ｃＢｏの値と同じで良いかり、ェピタキシ
ャル層４２の不純物濃度より高くすることが可能となり
、ほぼ従来の低耐圧集積回路の値と同じにできる。なお
、ェピタキシャル層４１と４２の不純物濃度、即ち比抵
抗について説明を補足する。
ェピタキシャル層４１と４２の比抵抗は高耐圧集積回路
の高耐圧部と低耐圧部の電圧値により選択することが、
以下の条件下において可能である。高耐圧部は鎖４２に
、低耐圧部は領域４１に形成される。従がつて領域４２
と４１の比抵抗ｐＥｐ４２とｐＥｐ４，の間にはｐＥｐ
４２＞ｐＥｐ４，になつている必要がある。この条件を
満たす範囲で作成する集積回路の電圧値に応じてｐＥｐ
４２、ｐＥｐ４，を設定すれば良い。例を示すならば高
耐圧部の耐圧を１５０Ｖ低耐圧部のそれを３０Ｖの場合
、ｐＥｐ４２〜３００・伽、ｐＥｐ４２〜２．５０・仇
程度である。さらに第５図の構造にて５の領域を樹脂、
ＳＰ２、ガラス、Ｐｏｌｙ−Ｓｊ等絶縁物にすれば、ェ
ピタキシャル層４１の不純物濃度は、アィソレーション
耐圧に無関係に選ぶことができる。
の高耐圧部と低耐圧部の電圧値により選択することが、
以下の条件下において可能である。高耐圧部は鎖４２に
、低耐圧部は領域４１に形成される。従がつて領域４２
と４１の比抵抗ｐＥｐ４２とｐＥｐ４，の間にはｐＥｐ
４２＞ｐＥｐ４，になつている必要がある。この条件を
満たす範囲で作成する集積回路の電圧値に応じてｐＥｐ
４２、ｐＥｐ４，を設定すれば良い。例を示すならば高
耐圧部の耐圧を１５０Ｖ低耐圧部のそれを３０Ｖの場合
、ｐＥｐ４２〜３００・伽、ｐＥｐ４２〜２．５０・仇
程度である。さらに第５図の構造にて５の領域を樹脂、
ＳＰ２、ガラス、Ｐｏｌｙ−Ｓｊ等絶縁物にすれば、ェ
ピタキシャル層４１の不純物濃度は、アィソレーション
耐圧に無関係に選ぶことができる。
第５図の構造で、高耐圧部と低耐圧部を含む高耐圧集積
回路（通常の高耐圧集積回路とほぼ考えられる。
回路（通常の高耐圧集積回路とほぼ考えられる。
）を、最適のェピタキシャル層の比抵抗と厚みで、経済
的に形成することができる。次ぎに、第５図の構造を形
成するための製造工程の例を第６図に示す。‘１｝は、
く１００＞結晶方位のＰ型基板１を表面酸化する。‘２
）は、通常のホトレジスト工程にて、酸化膜６の所定部
分を選択的に除去する。｛３’‘ま、ＫＯＨ水溶液等の
エッチング液で、６をマスクとして、基板１を選択的に
エッチングする。｛４｝で、やはり通常のホトレジスト
工程にて、選択的に６に開孔部７を設ける。【５｝でＡ
ｓ、Ｐ、Ｓｂ等のＮ型不純物を６をマスクに選択的に拡
散し、拡散層２を形成する。｛６ーで酸化膜６を除去後
ェピタキシャル層４１を形成する。さらにその上にェピ
タキシャル層４２を形成し、、表面酸化を行ない８を形
成し、第６図７｝の状態になる。‘８１で８の所定部分
を選択的に除去する。糊で８をマスクとして弗酸系のエ
ッチング液を使用し、ウェハー表面が平坦になるように
選択的にエッチング除去する。００で、酸化膜８を除去
後、再び酸化膜９を形成し、９を選択的にヱッチング除
去し、Ｐ型の不純物を拡散しフィンレーション拡散層５
を形成し、第５図の構造を形成する。
的に形成することができる。次ぎに、第５図の構造を形
成するための製造工程の例を第６図に示す。‘１｝は、
く１００＞結晶方位のＰ型基板１を表面酸化する。‘２
）は、通常のホトレジスト工程にて、酸化膜６の所定部
分を選択的に除去する。｛３’‘ま、ＫＯＨ水溶液等の
エッチング液で、６をマスクとして、基板１を選択的に
エッチングする。｛４｝で、やはり通常のホトレジスト
工程にて、選択的に６に開孔部７を設ける。【５｝でＡ
ｓ、Ｐ、Ｓｂ等のＮ型不純物を６をマスクに選択的に拡
散し、拡散層２を形成する。｛６ーで酸化膜６を除去後
ェピタキシャル層４１を形成する。さらにその上にェピ
タキシャル層４２を形成し、、表面酸化を行ない８を形
成し、第６図７｝の状態になる。‘８１で８の所定部分
を選択的に除去する。糊で８をマスクとして弗酸系のエ
ッチング液を使用し、ウェハー表面が平坦になるように
選択的にエッチング除去する。００で、酸化膜８を除去
後、再び酸化膜９を形成し、９を選択的にヱッチング除
去し、Ｐ型の不純物を拡散しフィンレーション拡散層５
を形成し、第５図の構造を形成する。
本発明によれば、先に述べたように高耐圧集積回路を構
成内の耐圧に応じて２種類の不純物濃度の異なるェピタ
キシャル層を設けることが可能となり、チップ面積の減
少ができ安価に高耐圧集積回路を提供可能となる。
成内の耐圧に応じて２種類の不純物濃度の異なるェピタ
キシャル層を設けることが可能となり、チップ面積の減
少ができ安価に高耐圧集積回路を提供可能となる。
第１図は、従釆の低耐圧集積回路の断面構造図、第２図
は、第１図のアィソレ−ションの部分を説明する断面構
造図、第３図は、Ｐ−Ｎ接合の逆耐電圧の向上を計るた
めの構造を示す断面構造図、第４図は、従来の高耐圧集
積回路の断面構造図、第５図、第６図は本発明の断面構
造図とその構造工程を示す断面構造図である。 溝２図 第１図 群３図 労４図 発Ｓ図 精５図 ある図 孫る図
は、第１図のアィソレ−ションの部分を説明する断面構
造図、第３図は、Ｐ−Ｎ接合の逆耐電圧の向上を計るた
めの構造を示す断面構造図、第４図は、従来の高耐圧集
積回路の断面構造図、第５図、第６図は本発明の断面構
造図とその構造工程を示す断面構造図である。 溝２図 第１図 群３図 労４図 発Ｓ図 精５図 ある図 孫る図
Claims (1)
- １ 半導体基板と、該基板の１部に選択的に設けられた
凹部と、前記基板上に設けられた基板と反対導電型の第
１のエピタキシヤル層と、該第１のエピタキシヤル層上
に設けられた該第１のエピタキシヤル層と同一導電型で
不純物濃度の異なる第２のエピタキシヤル層とからなり
、すくなくとも、前記第１のエピタキシヤル層の所定の
領域にアイソレーシヨン領域を設けて、前記第１のエピ
タキシヤル層がその主要部を占める第１の素子形成領域
と、前記第１のエピタキシヤル層と、該層上に設けられ
た前記第２のエピタキシヤル層とがその主要部を占める
第２の素子形成領域とに分離した半導体装置であって、
上記第２のエピタキシヤル層は、上記基板の凹部上に存
在することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090346A JPS60776B2 (ja) | 1976-07-30 | 1976-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090346A JPS60776B2 (ja) | 1976-07-30 | 1976-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5316587A JPS5316587A (en) | 1978-02-15 |
| JPS60776B2 true JPS60776B2 (ja) | 1985-01-10 |
Family
ID=13995959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51090346A Expired JPS60776B2 (ja) | 1976-07-30 | 1976-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60776B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4609413A (en) * | 1983-11-18 | 1986-09-02 | Motorola, Inc. | Method for manufacturing and epitaxially isolated semiconductor utilizing etch and refill technique |
| US4670770A (en) * | 1984-02-21 | 1987-06-02 | American Telephone And Telegraph Company | Integrated circuit chip-and-substrate assembly |
-
1976
- 1976-07-30 JP JP51090346A patent/JPS60776B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5316587A (en) | 1978-02-15 |
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