JPH0346335A - バイポーラ型半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバイポーラ型半導体集積回路に関し、特に、半
導体基板を最低電位に接続する手段を有するバイポーラ
型半導体集積回路に関する。

［従来の技術］ 従来、この種のバイポーラ型半導体集積回路は電子交換
機用加入者回路等のように、高耐圧を必要とされる回路
に使用されており、隣り合う素子領域が素子分離領域に
より相互に分離されている。

第３図は従来のバイポーラ型半導体集積回路の平面的配
置を示す模式図、第４図は第３図のＢ−Ｂ線における縦
断面図である。

第３図及び第４図に示すように、Ｐ型半導体基板１の表
面の素子形成領域には例えばアンチモンを選択的に導入
することにより埋込領域２が形成されている。そして、
このＰ型半導体基板１の表面上にエピタキシャル成長さ
せることにより、Ｎ型のエピタキシャル層３（下層）が
形成されている。埋込領域７は素子形成領域を帯状に取
り囲むようにしてエピタキシャル層３内に配置されてい
る。この埋込領域７はＰ型の不純物であるボロンを選択
的に拡散することにより形成される。その後、再びエピ
タキシャル成長によりこの半導体基板全面にエピタキシ
ャル層３（上層）が形成されている。絶縁領域８は素子
形成領域を除くエピタキシャル層３の表面にボロンを拡
散することにより形成されている。この絶縁領域８はボ
ロン埋込領域７に到達する深さで形成されているので、
上層及び下層のエピタキシャル層３内に配置された素子
形成領域は絶縁領域８及び埋込領域７により相互に絶縁
分離される。

一方、Ｐ型拡散領域５及びＮ＋型核拡散領域４埋込領域
２の直上域のエピタキシャル領域３の表面に選択的に形
成されており、Ｐ型拡散領域５及びＮ＋型核拡散領域４
夫々トランジスタのベース領域及びコレクタ領域となる
。Ｎ＋＋拡散領域６はＰ型拡散領域５内の基板表面に選
択的に形成されており、トランジスタのエミッタ領域と
なる。

絶縁膜１２はＰ型半導体基板１の全面に被着されて形成
されている。サブコンタクト部１０は絶縁領域８の略中
央部上の絶縁膜１２を選択的に開口して設けられており
、配線９はこの開口部内を埋め込むようにして基板上に
被着されて形成されている。また、このように形成され
る複数個のＮＰＮ）ランジスタのベース領域（Ｐ型拡散
領域５）、コレクタ領域（Ｎ＋型核拡散領域４及びエミ
ッタ領域（Ｎ＋＋拡散領域６）に夫々所定の電極を接続
すればバイポーラ型半導体集積回路が完成する。

このように構成される従来のバイポーラ型半導体集積回
路においては、サブコンタクト部１０に所定の最低電位
を印加することにより、ボロンを導入した絶縁領域８及
び埋込領域７を介してＰ型半導体基板１を前記最低電位
に保持せんとしている。

［発明が解決しようとする課題］ しかしながら、上述した従来のバイポーラ型半導体集積
回路においては、第４図に示すように、サブコンタクト
部１０と接続される絶縁領域８の直下域にエピタキシャ
ル層３が形成されているために、サブコンタクト部１０
に印加される電位は絶縁領域８内では基板表面に平行な
方向を電位印加経路として絶縁領域８の縁部から埋込領
域７を介してＰ型半導体基板１に印加される。このため
、サブコンタクト部１０とＰ型半導体基板１との間には
、絶縁領域８の抵抗により絶縁領域８内で電圧降下が生
じる。これにより、バイポーラ型半導体集積回路がノイ
ズの影響を受けやすくなり、ラッチアップを引き起こす
場合がある。特に、バイポーラ型半導体集積回路にラッ
チアップが発生した場合には、そのデイバイスを破壊し
てしまうという問題点がある。

また、前述の電圧降下を防止するために、絶縁領域８の
直下のエピタキシャル層３にボロンを拡散させてサブコ
ンタクト部１０とＰ型半導体基板１との間の抵抗を低下
させることが考えられる。

しかしながら、この場合はウェハ中の埋込領域７が拡大
するため、エピタキシャル成長工程において、ボロンが
素子領域内にドーピングされてしまう。そうなると、エ
ピタキシャル層３の比抵抗が変動し、更にＮ型の埋込領
域２内にＰ型のボロンが拡散されるため、コレクタ飽和
抵抗（ＲＣ８）が増大して、良好なトランジスタ特性を
得ることができないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
サブコンタクト部と半導体基板との間の電圧降下が抑制
され、ノイズ及びラッチアップを防止して優れた特性を
保持することができるバイポーラ型半導体集積回路を提
供することを目的とする。

［課題を解決するための手段］ 本発明にかかるバイポーラ型半導体集積回路は、半導体
基板表面に形成された複数個の素子領域と、前記半導体
基板表面に形成され前記素子領域を相互に分離する素子
分離領域と、この素子分離領域の半導体基板表面上に局
部的に形成されたサブコンタクト部とを有し、前記素子
分離領域は半導体基板表面側の絶縁性領域と、この絶縁
性領域の下にて前記素子形成領域を取り囲む素子分離用
埋込領域と、前記サブコンタクト部の直下域の前記絶縁
性領域の下に形成された基板電位導出用埋込領域とを具
備することを特徴とする。

［作用コ 本発明においては、サブコンタクト部と半導体基板との
間が絶縁性領域及び基板電位導出用埋込領域により最短
距離で電気的に接続されている。

このため、サブコンタクト部に所定の電位を印加して半
導体基板を最低電位に固定する場合に、サブコンタクト
部と半導体基板との間で電圧降下が抑制される。これに
より、バイポーラ型半導体集積回路がノイズの影響を受
けることを抑制でき、ラッチアップの発生を防止するこ
とができる。

また、この基板電位導出用埋込領域はサブコンタクト直
下域に選択的に形成されているため、ウェハの製造工程
において素子領域中にこの基板電位導出用埋込領域中の
不純物が拡散されることがない。このため、半導体基板
に基板電位導出用埋込領域を形成しても半導体特性を劣
化させることがない。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例にかかるバイポーラ型半導体集
積回路の平面的配置を示す模式図、第２図はそのＡ−Ａ
線における縦断面図である。第１図及び第２図において
、第３図及び第４図と同一物には同一符号を付してその
部分の詳細な説明は省略する。

第１図に示すように、コンタクト部ＩＯの直下域の絶縁
領域８とＰ型半導体基板１との間に挟まれたエピタキシ
ャル層３には、埋込領域７の形成時に同時にポロンを局
部的に導入することにより埋込領域１１が形成されてい
る。この埋込領域１１は絶縁領域８及びＰ型半導体基板
１の双方と電気的に接続されており、基板電位導出用埋
込領域となっている。また、第１図に示すように、この
埋込領域１１はコンタクト部１０と平行に、その長手方
向に沿ってその直下域に形成されている。

このように構成された本実施例のバイポーラ型半導体集
積回路においては、コンタクト部１０に電圧を印加して
Ｐ型半導体基板１を最低電圧に固定する場合に、コンタ
クト部１０とＰ型半導体基板１とが絶縁性領域８及び基
板電位導出用埋込領域１１を介して最短経路で接続され
ているため、両者間の直列抵抗が低減される。従って、
サブコンタクト部１０とＰ型半導体基板ｌとの間で電圧
降下が生じないので、バイポーラ型半導体集積回路はラ
ッチアップを引き起こすことなく安定して機能する。

［発明の効果コ 以上説明したように本発明によれば、サブコンタクト部
の直下域に基板電位導出用埋込領域を形成したから、半
導体基板の電位を固定するためのサブコンタクト部と半
導体基板とを前記基板電位導出用埋込領域により最短距
離で接続することができる。従って、サブコンタクト部
と半導体基板との間の直列抵抗を低減できるため、両者
間における電圧降下を防止することができる。これによ
り、本発明はバイポーラ型半導体集積回路のノイズの影
響を低減できると共に、ラッチアップの発生を防止する
ことができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係るバイポーラ型半導体集積
回路の平面的配置を示す模式図、第２図は第１図のＡ−
Ａ線における縦断面図、第３図は従来のバイポーラ型半
導体集積回路の平面的配置を示す模式図、第４図は第３
図のＢ−Ｂ線における縦断面図である。 １；Ｐ型半導体基板、２，７，１１；埋込領域、３；エ
ピタキシャル層、４．６；Ｎ＋型拡散領域、５；Ｐ型拡
散領域、８；絶縁領域、９；配線、１０；サブコンタク
ト部、１２；絶縁膜

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面に形成された複数個の素子領域と
   、前記半導体基板表面に形成され前記素子領域を相互に
   分離する素子分離領域と、この素子分離領域の半導体基
   板表面上に局部的に形成されたサブコンタクト部とを有
   し、前記素子分離領域は半導体基板表面側の絶縁性領域
   と、この絶縁性領域の下にて前記素子形成領域を取り囲
   む素子分離用埋込領域と、前記サブコンタクト部の直下
   域の前記絶縁性領域の下に形成された基板電位導出用埋
   込領域とを具備することを特徴とするバイポーラ型半導
   体集積回路。