JPS6377144A - 半導体集積回路 - Google Patents
半導体集積回路Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路に関し、特に２段エピタキシャ
ル層を用いて縦型ＰＮＰ ）−ランジスクとＮＰＮトラ
ンジスタを組み込んだ半導体集積回路の改良に関する。
ル層を用いて縦型ＰＮＰ ）−ランジスクとＮＰＮトラ
ンジスタを組み込んだ半導体集積回路の改良に関する。
（ロ）従来の技術
例えば特開昭５７−１６２３６１号公報に記載きれてい
るような、従来の縦型ＰＮＰトランジスタとＮＰＮ ）
−ランジスタを組み込んだ半導体集積回路は第３図に示
す如く、Ｐ型の半導体基板（１）上に積層して形成した
Ｎ型の第１のエピタキシャルＭ（１）及びこの上に積層
して形成した第２のエピタキシャル層（２）と、基板（
１）表面に複数個形成した第１の埋込層（４）と、これ
らの第１の埋込層（４）を夫々取囲むように第２のエピ
タキシャル層（３）表面から第１のエピタキシャル層（
２）を貫通して基板（１）表面まで達するＰ＋型の上下
分離領域（亜）と、上下分離領域（りによって島状に分
離された第１．第２の島領域（６Ｘ７）と、第１の島領
域（６）の第１のエピタキシャル層（２）の表面に埋込
んで形成したＰ＋型のコレクタ埋込層（８）と、第２の
エピタキシャル層（３）表面からコレクタ埋込層（８）
まで達するＰ＋型のコレクタ導出領域（９）と、コレク
タ埋込層（８）とコレクタ導出領域（９）で完全に囲ま
れ且つ第１の島領域（６）で形成するベース領域（１０
）と、このベース領域（１０）の表面に形成したＰ型の
エミッタ領域（１１）及びＮ＋型のベースコンタクト領
域（１２）と、第２の島領域（７）の表面に形成したＰ
型のベース領域（１３）と、このベース領域（１３）の
表面に形成したＮ゛型のエミッタ領域（１４）と、第２
の島領域（７）の表面に形成したＮ＋型のコレクタコン
タクト領域り１５）と、酸化膜＜１６）及び電極（１７
〉とで構成され、第１の島領域（６）には縦型ＰＮＰ
トランジスタが、第２の島領域（７）にはＮＰＮトラン
ジスタが夫々形成されている。
るような、従来の縦型ＰＮＰトランジスタとＮＰＮ ）
−ランジスタを組み込んだ半導体集積回路は第３図に示
す如く、Ｐ型の半導体基板（１）上に積層して形成した
Ｎ型の第１のエピタキシャルＭ（１）及びこの上に積層
して形成した第２のエピタキシャル層（２）と、基板（
１）表面に複数個形成した第１の埋込層（４）と、これ
らの第１の埋込層（４）を夫々取囲むように第２のエピ
タキシャル層（３）表面から第１のエピタキシャル層（
２）を貫通して基板（１）表面まで達するＰ＋型の上下
分離領域（亜）と、上下分離領域（りによって島状に分
離された第１．第２の島領域（６Ｘ７）と、第１の島領
域（６）の第１のエピタキシャル層（２）の表面に埋込
んで形成したＰ＋型のコレクタ埋込層（８）と、第２の
エピタキシャル層（３）表面からコレクタ埋込層（８）
まで達するＰ＋型のコレクタ導出領域（９）と、コレク
タ埋込層（８）とコレクタ導出領域（９）で完全に囲ま
れ且つ第１の島領域（６）で形成するベース領域（１０
）と、このベース領域（１０）の表面に形成したＰ型の
エミッタ領域（１１）及びＮ＋型のベースコンタクト領
域（１２）と、第２の島領域（７）の表面に形成したＰ
型のベース領域（１３）と、このベース領域（１３）の
表面に形成したＮ゛型のエミッタ領域（１４）と、第２
の島領域（７）の表面に形成したＮ＋型のコレクタコン
タクト領域り１５）と、酸化膜＜１６）及び電極（１７
〉とで構成され、第１の島領域（６）には縦型ＰＮＰ
トランジスタが、第２の島領域（７）にはＮＰＮトラン
ジスタが夫々形成されている。
ところが、縦型ＰＮＰ トランジスタを組み込むにはそ
の構造上エピタキシャル７！（６）（７）の厚みの総和
を１０μ以上に設定しなければならない。するとＮＰＮ
トランジスタ部においてはコレクタ取出し抵抗が増大
してＶｃｔ（ｓａｔ）が大になる欠点を有していた。そ
のため、Ｖｃｔ（ｓａｔ）を大幅に減少する手段として
、第４図に示す如く、第１のエピタキシャル層（２）表
面にもその下の第１の埋込層（４）に達するようにＮ＋
型の第２の埋込層（１８）を設けることが考えられた。
の構造上エピタキシャル７！（６）（７）の厚みの総和
を１０μ以上に設定しなければならない。するとＮＰＮ
トランジスタ部においてはコレクタ取出し抵抗が増大
してＶｃｔ（ｓａｔ）が大になる欠点を有していた。そ
のため、Ｖｃｔ（ｓａｔ）を大幅に減少する手段として
、第４図に示す如く、第１のエピタキシャル層（２）表
面にもその下の第１の埋込層（４）に達するようにＮ＋
型の第２の埋込層（１８）を設けることが考えられた。
（ハ）発明が解決しようとする問題点
しかしながら、ＮＰＮトランジスタ部の第１゜第２の埋
込層（４）（１８）は共に高不純物濃度拡散によって形
成するため、かなりの結晶欠陥を伴うことになる。そし
て第１の埋込層（４）のデポジットにより発生する結晶
欠陥がそのまま第１のエピタキシャルＢ（２）表面に成
長され、さらに第２の埋込層り１８）のデポジットによ
って結晶欠陥が重畳され、結局第２のエピタキシャル層
（３）表面には第１、第２の埋込層（４）（１８）によ
る結晶欠陥が倍増されて発生することになる。従ってこ
のような結晶欠陥が生じたエピタキシャル層にベース領
域（１３）とエミッタ領域（１４）を拡散形成すると、
結晶欠陥に起因するエミッタからコレクタへのリーク電
流が犬になる欠点があった。
込層（４）（１８）は共に高不純物濃度拡散によって形
成するため、かなりの結晶欠陥を伴うことになる。そし
て第１の埋込層（４）のデポジットにより発生する結晶
欠陥がそのまま第１のエピタキシャルＢ（２）表面に成
長され、さらに第２の埋込層り１８）のデポジットによ
って結晶欠陥が重畳され、結局第２のエピタキシャル層
（３）表面には第１、第２の埋込層（４）（１８）によ
る結晶欠陥が倍増されて発生することになる。従ってこ
のような結晶欠陥が生じたエピタキシャル層にベース領
域（１３）とエミッタ領域（１４）を拡散形成すると、
結晶欠陥に起因するエミッタからコレクタへのリーク電
流が犬になる欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、２段エピタキシ
ャル層を用いて縦型ＰＮＰ トランジスタとＮＰＮトラ
ンジスタを組み込んだ半導体集積回路において、縦型Ｐ
ＮＰトランジスタ部の埋込層は基板（２１）表面に埋込
んで形成した第１の埋込層（２４）で形成し、ＮＰＮト
ランジスタ部の埋込層は第１のエピタキシャル層（２２
）表面に埋込んで形成した第２の埋込層（３８）のみで
形成し、基板（２１）表面に埋込む第１の埋込層（２４
）は除去することを特徴とする。
ャル層を用いて縦型ＰＮＰ トランジスタとＮＰＮトラ
ンジスタを組み込んだ半導体集積回路において、縦型Ｐ
ＮＰトランジスタ部の埋込層は基板（２１）表面に埋込
んで形成した第１の埋込層（２４）で形成し、ＮＰＮト
ランジスタ部の埋込層は第１のエピタキシャル層（２２
）表面に埋込んで形成した第２の埋込層（３８）のみで
形成し、基板（２１）表面に埋込む第１の埋込層（２４
）は除去することを特徴とする。
（ホ）作用
本発明によれば、ＮＰＮトランジスタ部の埋込層を第２
の埋込層（３８）のみで形成するようにしたので、第２
のエピタキシャル層（２３）表面に成長される結晶欠陥
が第２の埋込層（３ｇ）によるもののみになり、リーク
電流が大幅に減少する。
の埋込層（３８）のみで形成するようにしたので、第２
のエピタキシャル層（２３）表面に成長される結晶欠陥
が第２の埋込層（３ｇ）によるもののみになり、リーク
電流が大幅に減少する。
くへ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路を示し、Ｐ型の半
導体基板（２１）上に積層して形成したＮ型の第１のエ
ピタキシャル層（２２）及びこの上に積層して形成した
第２のエピタキシャル層（２３）と、基板（２１）表面
の縦型ＰＮＰトランジスタが予定される領域に形成した
Ｎ１型の第１の埋込［（２４）と、第２のエピタキシャ
ル層（２３）表面から第１のエピタキシャルＷＩ（２２
）を貫通して基板（２１）表面まで達するＰ＋型の上下
分離領域（翻）と、上下分離領域（荏）によって島状に
分離された第１．第２の島領域（２６）（２７）と、第
１の島領域（２６）の第１のエピタキシャル層（２２）
の表面に埋込んで形成したＰ“型のコレクタ埋込層（２
８）と、第２のエピタキシャルＭ（２３）表面からコレ
クタ埋込Ｍ（２８）まで達するＰ＋型のコレクタ導出領
域（２９）と、コレクタ埋込層（２８）とコレクタ導出
領域（２９〉で完全に囲まれ且つ第１の島領域（２６）
で形成するベース領域（３０）と、このベース領域（３
０）の表面に形成したＰ型のエミッタ領域（３１）及び
Ｎ＋型のベースコンタクト領域（３２）と、第２の島領
域（２７）の第１のエピタキシャル層（２２）表面に形
成したＮ＋型の第２の埋込層（３８）と、第２の島領域
（２７）の表面に形成したＰ型のベース領域（３３）と
、このベース領域（３３）の表面に形成したＮ１型のエ
ミッタ領域（３４）と、第２の島領域（２７）の表面に
形成したＮ＋型のコレクタコンタクト領域＜３５）と、
第２のエピタキシャル層（２３）を被覆する酸化膜（３
６）及びこの酸化膜（３６）に開孔したコンタクトホー
ルを介して各領域とオーミックコンタクトする電極（３
７）とで構成され、第１の島領域（２６）には縦型ＰＮ
Ｐ ）−ランジスタが、第２の島領域（２７）にはＮＰ
Ｎトランジスタが夫々形成されている。
導体基板（２１）上に積層して形成したＮ型の第１のエ
ピタキシャル層（２２）及びこの上に積層して形成した
第２のエピタキシャル層（２３）と、基板（２１）表面
の縦型ＰＮＰトランジスタが予定される領域に形成した
Ｎ１型の第１の埋込［（２４）と、第２のエピタキシャ
ル層（２３）表面から第１のエピタキシャルＷＩ（２２
）を貫通して基板（２１）表面まで達するＰ＋型の上下
分離領域（翻）と、上下分離領域（荏）によって島状に
分離された第１．第２の島領域（２６）（２７）と、第
１の島領域（２６）の第１のエピタキシャル層（２２）
の表面に埋込んで形成したＰ“型のコレクタ埋込層（２
８）と、第２のエピタキシャルＭ（２３）表面からコレ
クタ埋込Ｍ（２８）まで達するＰ＋型のコレクタ導出領
域（２９）と、コレクタ埋込層（２８）とコレクタ導出
領域（２９〉で完全に囲まれ且つ第１の島領域（２６）
で形成するベース領域（３０）と、このベース領域（３
０）の表面に形成したＰ型のエミッタ領域（３１）及び
Ｎ＋型のベースコンタクト領域（３２）と、第２の島領
域（２７）の第１のエピタキシャル層（２２）表面に形
成したＮ＋型の第２の埋込層（３８）と、第２の島領域
（２７）の表面に形成したＰ型のベース領域（３３）と
、このベース領域（３３）の表面に形成したＮ１型のエ
ミッタ領域（３４）と、第２の島領域（２７）の表面に
形成したＮ＋型のコレクタコンタクト領域＜３５）と、
第２のエピタキシャル層（２３）を被覆する酸化膜（３
６）及びこの酸化膜（３６）に開孔したコンタクトホー
ルを介して各領域とオーミックコンタクトする電極（３
７）とで構成され、第１の島領域（２６）には縦型ＰＮ
Ｐ ）−ランジスタが、第２の島領域（２７）にはＮＰ
Ｎトランジスタが夫々形成されている。
次に本発明による半導体集積回路の製造方法を第２図を
用いて説明する。
用いて説明する。
先ず第２図Ａに示す如く、単結晶のＰ型シリコン半導体
基板（２１）表面の縦型ＰＮＰ ）−ランジスタが予定
される領域のみに第１の埋込層（２４）を形成するアン
チモン（Ｓｂ）をデポジットする。
基板（２１）表面の縦型ＰＮＰ ）−ランジスタが予定
される領域のみに第１の埋込層（２４）を形成するアン
チモン（Ｓｂ）をデポジットする。
次に第２図Ｂに示す如く、基板（２１〉全面に周知の気
相成長法によって第１のエピタキシャル層（２２）を積
層して形成する。この時成長される結晶の結晶軸は単結
晶基板（２１）のそれとそろうように形成きれる為、第
１の埋込層（２４）の高不純物濃度のデポジットによっ
て結晶欠陥が生じた領域以外の領域ではほぼ完全な結晶
構造が得られることになる。そして第１のエピタキシャ
ルＪｍ（２２）を形成した後、その表面のＮＰＮトラン
ジスタが予定される領域に第２の埋込層（３８）を形成
するアンチモン（Ｓｂ）をデポジットし、さらには第１
の埋込層（２４）に対応した領域にコレクタ埋込ＪｆＪ
（２ｇ）を形成するボロン（Ｂ）を、コレクタ埋込層（
２８）と第２０埋込層（３８）を囲む第１のエピタキシ
ャルＪｔｉ （２２）表面には上下分離領域（翻）の第
１拡散層（３９）を形成するボロン（Ｂ）を同時にデポ
ジットする。これらのデポジットは逆になってもかまわ
ない。
相成長法によって第１のエピタキシャル層（２２）を積
層して形成する。この時成長される結晶の結晶軸は単結
晶基板（２１）のそれとそろうように形成きれる為、第
１の埋込層（２４）の高不純物濃度のデポジットによっ
て結晶欠陥が生じた領域以外の領域ではほぼ完全な結晶
構造が得られることになる。そして第１のエピタキシャ
ルＪｍ（２２）を形成した後、その表面のＮＰＮトラン
ジスタが予定される領域に第２の埋込層（３８）を形成
するアンチモン（Ｓｂ）をデポジットし、さらには第１
の埋込層（２４）に対応した領域にコレクタ埋込ＪｆＪ
（２ｇ）を形成するボロン（Ｂ）を、コレクタ埋込層（
２８）と第２０埋込層（３８）を囲む第１のエピタキシ
ャルＪｔｉ （２２）表面には上下分離領域（翻）の第
１拡散層（３９）を形成するボロン（Ｂ）を同時にデポ
ジットする。これらのデポジットは逆になってもかまわ
ない。
続いて第２図Ｃに示す如く、第１のエピタキシャル層（
２２）全面に第２のエピタキシャル層（２３）を第１の
エピタキシャルＭ（２２＞より厚く成長させる。この時
ＮＰＮトランジスタ部には第２の埋込層（３８）をデポ
ジットしているので、第２の埋込層り３８）に対応した
第２のエピタキシャル層（２３）表面には若干の結晶欠
陥が生じることになる。
２２）全面に第２のエピタキシャル層（２３）を第１の
エピタキシャルＭ（２２＞より厚く成長させる。この時
ＮＰＮトランジスタ部には第２の埋込層（３８）をデポ
ジットしているので、第２の埋込層り３８）に対応した
第２のエピタキシャル層（２３）表面には若干の結晶欠
陥が生じることになる。
さらに第２図りに示す如く、第２のエピタキシャル層（
２３）表面よりＰ１型の上下分離領域（蔓）の第２拡散
暦（４０＞と縦型ＰＮＰ トランジスタのコレクタ導出
領域（２９）を選択拡散する。この工程で先にデポジッ
トした各領域が完全にドライブインされ、第２拡散層（
４０）は第１拡散層（３９）に連結して分離領域（翻）
を形成し、コレクタ導出領域（２９）はコレクタ埋込層
り２８）に達してベース領域（３０）を囲む。
２３）表面よりＰ１型の上下分離領域（蔓）の第２拡散
暦（４０＞と縦型ＰＮＰ トランジスタのコレクタ導出
領域（２９）を選択拡散する。この工程で先にデポジッ
トした各領域が完全にドライブインされ、第２拡散層（
４０）は第１拡散層（３９）に連結して分離領域（翻）
を形成し、コレクタ導出領域（２９）はコレクタ埋込層
り２８）に達してベース領域（３０）を囲む。
そして第２図Ｅに示す如く、周知の選択拡散によってＰ
型の縦型ＰＮＰトランジスタのエミッタ領域（３１〉と
ＮＰＮトランジスタのベース領域（３３）とを同時に形
成し、さらにＮ＋型の縦型ＰＮＰ トランジスタのベー
スコンタクト領域（３２）とＮＰＮトランジスタのエミ
ッタ領域（３４）及びコレクタコンタクト領域（３５）
とを同時に選択拡散する。そして最後に各領域上に電極
（３７）を配設して製造工程を終了する。
型の縦型ＰＮＰトランジスタのエミッタ領域（３１〉と
ＮＰＮトランジスタのベース領域（３３）とを同時に形
成し、さらにＮ＋型の縦型ＰＮＰ トランジスタのベー
スコンタクト領域（３２）とＮＰＮトランジスタのエミ
ッタ領域（３４）及びコレクタコンタクト領域（３５）
とを同時に選択拡散する。そして最後に各領域上に電極
（３７）を配設して製造工程を終了する。
このようにして形成した本発明による半導体集積回路は
、Ｎ Ｐ Ｎ ｌ−ランジスタ部の高濃度埋込層を第２
の埋込層（３８）のみで形成したので、第２の埋込層（
３８）に対応した第２のエピタキシャル層く２３）表面
の結晶欠陥を大幅に低減でき、より完全に近い結晶構造
を得ることができる。そのため、結晶欠陥に起因するベ
ースからコレクタへのリークＷ、流を低減でき、特性良
好なＮＰＮ ｌ−ランジスタが得られる。しかも第２の
埋込、ｌｆｆ１（３８）が第１のエピタキシャル！（２
３）表面にあるので、コレクタ取出し抵抗がそれほど大
きくならず、ｖｃｐ、（ｓａｔ）特性も十分満足するも
のが得られる。
、Ｎ Ｐ Ｎ ｌ−ランジスタ部の高濃度埋込層を第２
の埋込層（３８）のみで形成したので、第２の埋込層（
３８）に対応した第２のエピタキシャル層く２３）表面
の結晶欠陥を大幅に低減でき、より完全に近い結晶構造
を得ることができる。そのため、結晶欠陥に起因するベ
ースからコレクタへのリークＷ、流を低減でき、特性良
好なＮＰＮ ｌ−ランジスタが得られる。しかも第２の
埋込、ｌｆｆ１（３８）が第１のエピタキシャル！（２
３）表面にあるので、コレクタ取出し抵抗がそれほど大
きくならず、ｖｃｐ、（ｓａｔ）特性も十分満足するも
のが得られる。
そして縦型ＰＮＰＩ−ランジスタ部においては、コレク
タ埋込層（２８）が第１のエピタキシャル層（２２）の
表面から上下方向に幅広く形成できるので、ｖａｔ（ｓ
ａｔ）を大幅に低減した縦型ＰＮＰトランジスタが得ら
れ、且つ第２の埋込層（３８）とは別に、基板（２１）
表面に第１の埋込層（２４）を設けてコレクタ埋込Ｊｌ
（２ｇ）と基板（２１）との電気的分離がなされている
。
タ埋込層（２８）が第１のエピタキシャル層（２２）の
表面から上下方向に幅広く形成できるので、ｖａｔ（ｓ
ａｔ）を大幅に低減した縦型ＰＮＰトランジスタが得ら
れ、且つ第２の埋込層（３８）とは別に、基板（２１）
表面に第１の埋込層（２４）を設けてコレクタ埋込Ｊｌ
（２ｇ）と基板（２１）との電気的分離がなされている
。
（ト）発明の詳細
な説明した如く、本発明によれば、縦型ＰＮＰトランジ
スタ部においては基板（２１）表面に高濃度埋込層を設
け、ＮＰＮトランジスタ部やその他の部分では第１のエ
ピタキシャル層（２２）表面に高濃度埋込層を設けたの
で、高濃度埋込層の拡散による結晶欠陥がＮＰＮ）ラン
ジスタ部では第２の埋込層（３８）によるもののみにな
り、第２のエピタキシャルＪｅｔ（２３）表面の結晶欠
陥が小となっｔベース領域（３３）から第２の島領域（
２７）へのリーク電流が減少する。しかも第２の埋込層
（３８）を比較的浅い位置、つまり第１のエピタキシャ
ル層（２２）表面に設けたので、十分なＶｃｔ（Ｓａｔ
）特性が得られる利点を有する。
スタ部においては基板（２１）表面に高濃度埋込層を設
け、ＮＰＮトランジスタ部やその他の部分では第１のエ
ピタキシャル層（２２）表面に高濃度埋込層を設けたの
で、高濃度埋込層の拡散による結晶欠陥がＮＰＮ）ラン
ジスタ部では第２の埋込層（３８）によるもののみにな
り、第２のエピタキシャルＪｅｔ（２３）表面の結晶欠
陥が小となっｔベース領域（３３）から第２の島領域（
２７）へのリーク電流が減少する。しかも第２の埋込層
（３８）を比較的浅い位置、つまり第１のエピタキシャ
ル層（２２）表面に設けたので、十分なＶｃｔ（Ｓａｔ
）特性が得られる利点を有する。
第１図は本発明を説明するための断面図、第２図Ａ乃至
Ｅは本発明の製造方法を説明するための工程断面図、第
３図及び第４図は従来例を説明するための断面図である
。 （２１）はＰ型半導体基板、 （２２）及び（２３）は
第１及び第２のエピタキシャルＪｉ、（２４）は第１の
埋込層、 （２８）はコレクタ埋込層、 （３３）はＮ
ＰＮトランジスタのベース領域、 （３８）は第２の埋
込層である。
Ｅは本発明の製造方法を説明するための工程断面図、第
３図及び第４図は従来例を説明するための断面図である
。 （２１）はＰ型半導体基板、 （２２）及び（２３）は
第１及び第２のエピタキシャルＪｉ、（２４）は第１の
埋込層、 （２８）はコレクタ埋込層、 （３３）はＮ
ＰＮトランジスタのベース領域、 （３８）は第２の埋
込層である。
Claims (1)
- （１）一導電型半導体基板表面に順次積層して形成した
逆導電型の第１及び第２のエピタキシャル層と、該第２
のエピタキシャル層表面から前記第１のエピタキシャル
層を貫通して前記基板まで達する一導電型の分離領域と
、該分離領域により島状に分離された第１及び第２の島
領域と、該第１及び第２の島領域の底部に各々埋込んで
形成した逆導電型の埋込層と、前記第１の島領域の前記
第１のエピタキシャル層表面に埋込んで形成した一導電
型のコレクタ埋込層と、前記第１の島領域表面から前記
コレクタ埋込層へ達する一導電型のコレクタ導出領域と
、該コレクタ導出領域と前記コレクタ埋込層とで完全に
囲まれた前記第１の島領域で形成するベース領域と、該
ベース領域の表面に形成した一導電型のエミッタ領域と
、前記第２の島領域の表面に形成した一導電型のベース
領域及びこの表面に形成した逆導電型のエミッタ領域と
を具備する半導体集積回路において、前記第１の島領域
の埋込層は前記基板表面に埋込んで形成し且つ前記第２
の島領域の埋込層は前記第１のエピタキシャル層表面に
埋込んで形成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222626A JPS6377144A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222626A JPS6377144A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6377144A true JPS6377144A (ja) | 1988-04-07 |
Family
ID=16785397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222626A Pending JPS6377144A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6377144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218224A (en) * | 1989-06-14 | 1993-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth |
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123577A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit including epitaxial base typ vertica l directional transistor |
| JPS5917544A (ja) * | 1982-07-21 | 1984-01-28 | Canon Inc | 電子閃光装置 |
-
1986
- 1986-09-19 JP JP61222626A patent/JPS6377144A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123577A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit including epitaxial base typ vertica l directional transistor |
| JPS5917544A (ja) * | 1982-07-21 | 1984-01-28 | Canon Inc | 電子閃光装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218224A (en) * | 1989-06-14 | 1993-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth |
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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