JPS6343357A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6343357A JPS6343357A JP18728186A JP18728186A JPS6343357A JP S6343357 A JPS6343357 A JP S6343357A JP 18728186 A JP18728186 A JP 18728186A JP 18728186 A JP18728186 A JP 18728186A JP S6343357 A JPS6343357 A JP S6343357A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路に関し、特に高速のＩＩＬとＮ
ＰＮ）−ランジスタ及び縦型ＰＮＰトランジスタとを一
体化共存させた半導体集積回路に関する。
ＰＮ）−ランジスタ及び縦型ＰＮＰトランジスタとを一
体化共存させた半導体集積回路に関する。
（ロ）従来の技術
従来の半導体集積回路は例えば第３図に示す如く、Ｐ型
半導体基板（１）上に積層して形成したＮ型のエピタキ
シャル層（２）と、基板〈１）表面に形成した複数個の
埋込ｍ （３ａ）（３ｂ）（３ｃ）と、埋込７！（３ａ
）（３ｂ）（３ｃ）を夫々取囲むようにエピタキシャル
層（２）を貫通したＰ＋型の分離領域（４）と、分離領
域（４）により島状に分離された第１、第２、第３の島
領域（５ａ）（５ｂ）（５ｃ）と、第１の島領域（５ａ
）表面に形成したＰ型のＩＩＬのベース領域（６）及び
インジェクタ領域（７）と、ＩＩＬのベース領域（６）
表面に形成したＮ＋型のコレクタ領域（８〉と、Ｎ＋型
のエミッタコンタクト領域（９）と、第２の島領域く５
ｂ）表面に形成したＰ型のベース領域（１０）と、ベー
ス領域（１０）表面に形成したＮ１型のエミッタ領域（
１１）と、Ｎゝ型のコレクタコンタクト領域（１２）と
、第３の島領域（５ｃ）の埋込層（３ｃ）に重畳してこ
れとエピタキシャル層（２）との間に埋込まれたＰ＋型
のコレクタ埋込層（１３）と、エピタキシャル層（２）
で形成する縦型ＰＮＰ ）−ランジスタのベース領域（
１４）を区画するように第３の島領域（５ｃ）表面から
コレクタ埋込層（１３）まで達するＰ＋型のコレクタ導
出領域（１５）と、そのベース領域（１４）表面に形成
したＰ型のエミッタ領域（１６）及びＮ＋型のベースコ
ンタクト領域（１７）と、エピタキシャル層（２）を被
覆する酸化膜（１８）と、酸化膜＜１８〉を開孔したコ
ンタクトホールを介して各領域とオーミックコンタクト
する電１（１９）とで構成されている。
半導体基板（１）上に積層して形成したＮ型のエピタキ
シャル層（２）と、基板〈１）表面に形成した複数個の
埋込ｍ （３ａ）（３ｂ）（３ｃ）と、埋込７！（３ａ
）（３ｂ）（３ｃ）を夫々取囲むようにエピタキシャル
層（２）を貫通したＰ＋型の分離領域（４）と、分離領
域（４）により島状に分離された第１、第２、第３の島
領域（５ａ）（５ｂ）（５ｃ）と、第１の島領域（５ａ
）表面に形成したＰ型のＩＩＬのベース領域（６）及び
インジェクタ領域（７）と、ＩＩＬのベース領域（６）
表面に形成したＮ＋型のコレクタ領域（８〉と、Ｎ＋型
のエミッタコンタクト領域（９）と、第２の島領域く５
ｂ）表面に形成したＰ型のベース領域（１０）と、ベー
ス領域（１０）表面に形成したＮ１型のエミッタ領域（
１１）と、Ｎゝ型のコレクタコンタクト領域（１２）と
、第３の島領域（５ｃ）の埋込層（３ｃ）に重畳してこ
れとエピタキシャル層（２）との間に埋込まれたＰ＋型
のコレクタ埋込層（１３）と、エピタキシャル層（２）
で形成する縦型ＰＮＰ ）−ランジスタのベース領域（
１４）を区画するように第３の島領域（５ｃ）表面から
コレクタ埋込層（１３）まで達するＰ＋型のコレクタ導
出領域（１５）と、そのベース領域（１４）表面に形成
したＰ型のエミッタ領域（１６）及びＮ＋型のベースコ
ンタクト領域（１７）と、エピタキシャル層（２）を被
覆する酸化膜（１８）と、酸化膜＜１８〉を開孔したコ
ンタクトホールを介して各領域とオーミックコンタクト
する電１（１９）とで構成されている。
尚第１の島領域（５ａ）に形成したＩＩＬは例えば特願
昭６０−２０６９７１号に、第３の島領域（５ｃ）に形
成した縦型ＰＮＰトランジスタは例えば特開昭５９−２
１１２７０号公報に記載されている。
昭６０−２０６９７１号に、第３の島領域（５ｃ）に形
成した縦型ＰＮＰトランジスタは例えば特開昭５９−２
１１２７０号公報に記載されている。
（ハ）発明が解決しようとする問題点
しかしながら、第３の島領域（５ｃ）に形成した縦型Ｐ
ＮＰトランジスタでは、その構造上所定の耐圧ＶＣ！Ｏ
を得るためにエピタキシャルＪｖＩ（２）を１０μｍ以
上とかなり厚くしなければならない。すると第１の島領
域（５ａ）に形成したＩＩＬでは埋込層（３ａ）からベ
ース領域（６）までが離間し、エミッタからベースへの
少数キャリアの注入効率が減少して逆方向縦型ＮＰＮ）
−ランジスタの逆βが低下してしまい、ＩＩＬの高速性
が活かせなくなってしまう。しかも前記した理由により
縦型ＰＮＰ トランジスタではベース幅が広く、ｆＴを
高くできないのでＩＩＬに対応した高速の素子とするこ
とができない。そのためこれらの素子を各々の特性を満
足させながら共存きせることがガしい欠点があった。
ＮＰトランジスタでは、その構造上所定の耐圧ＶＣ！Ｏ
を得るためにエピタキシャルＪｖＩ（２）を１０μｍ以
上とかなり厚くしなければならない。すると第１の島領
域（５ａ）に形成したＩＩＬでは埋込層（３ａ）からベ
ース領域（６）までが離間し、エミッタからベースへの
少数キャリアの注入効率が減少して逆方向縦型ＮＰＮ）
−ランジスタの逆βが低下してしまい、ＩＩＬの高速性
が活かせなくなってしまう。しかも前記した理由により
縦型ＰＮＰ トランジスタではベース幅が広く、ｆＴを
高くできないのでＩＩＬに対応した高速の素子とするこ
とができない。そのためこれらの素子を各々の特性を満
足させながら共存きせることがガしい欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、第３の島領域＜
２５ｃ）に形成する縦型ＰＮＰ トランジスタのエミッ
タ領域（３８）を、イオン注入法等により形成したＮＰ
Ｎトランジスタのベース領域（３１）より浅い領域で構
成することにより、従来の欠点を大幅に改善した半導体
集積回路を提供するものである。
２５ｃ）に形成する縦型ＰＮＰ トランジスタのエミッ
タ領域（３８）を、イオン注入法等により形成したＮＰ
Ｎトランジスタのベース領域（３１）より浅い領域で構
成することにより、従来の欠点を大幅に改善した半導体
集積回路を提供するものである。
（ホ）作用
本発明によれば、縦型ＰＮＰ Ｉ−ランジスタのエミッ
タ領域（３８）を０．５〜１μとかなり浅い領域で形成
したので、耐圧ＶＣ＊Ｏを考慮したベース幅を残しつつ
エピタキシャルｎ （２２）を薄く設定でき、それによ
って特性良好なＩＬＬの一体化共存が可能になる。
タ領域（３８）を０．５〜１μとかなり浅い領域で形成
したので、耐圧ＶＣ＊Ｏを考慮したベース幅を残しつつ
エピタキシャルｎ （２２）を薄く設定でき、それによ
って特性良好なＩＬＬの一体化共存が可能になる。
くへ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路を示し、Ｐ型半導
体基板（２１）上に積層して形成した逆導電型のエピタ
キシャルＪＷ（２２）と、基板（２１）表面に埋込んで
形成したＮ４型の第１、第２、第３の埋込層（２３ａ）
（２３ｂ）（２３ｃ）と、この第１、第２、第３の埋込
層（２３ａ）（２３ｂ）＜２３ｃ）を夫々取囲むように
エピタキシャルＪｌ（２２）を貫通したＰ＋型の分離領
域（？４）と、分離領域り怪）によって島状に接合分離
した第１、第２、第３の島領域（２５ａ）（２５ｂ）（
２５ｃ）と、第１の島領域（２５ａ）の第１の埋込層（
２３ａ）とエピタキシャルＪ’ｆｆ１（２２）との間に
埋込んで形成したＰ型の埋込ベース領域（２６）と、第
１の島領域（２５ａ）表面に形成した複数個のＮ１型の
コレクタ領域＜２７）と、このコレクタ領域（２７）を
夫々取囲むようにエピタキシャル層り２２）表面から埋
込ベース領域＜２６）まで達するＰ１型のベース導出領
域（２８）と、第１の島領域（２５ａ）表面に形成した
Ｐ＋型のインジェクタ領域（２９）及びＮ“型のエミッ
タコンタクト領域（３０）と、第２の島領域（２５ｂ）
表面に形成したＰ型のベース領域（３１）及びこの表面
に形成したＮ＋型のエミッタ領域（３２）と、第２の島
領域（２５ｂ）表面に形成したＮ゛型コレクタコンタク
ト領域（３３）と、第３の島領域（２５ｃ ）の第３の
埋込層（２３ｃ ）とエピタキシャル層（２２）との間
に埋込んで形成したＰ“型のコレクタ埋込、ＩＩ（３４
）と、エピタキシャル層（２２）表面からコレクタ埋込
層（３４）まで達するＰ“型のコレクタ導出領域（３５
）と、コレクタ導出領域（３５）により区画されたベー
ス領域（３６）の表面に形成したＮ＋型のベースコンタ
クト領域（３７）及びＰ型のエミッタ領域（３８）と、
エピタキシャル！（２２）を被覆する酸化膜（３９）と
、この酸化膜（３９）を開孔したコンタクトホールを介
して各領域とオーミックコンタクトする電極（４０）と
で構成きれ、第１の島領域（２５ａ）にはその逆方向縦
型ＮＰＮＩ−ランジスタのベースを埋込ベース領域（２
６）で形成するＩＩＬが、第２の島領域＜２５ｂ）には
通常のＮＰＮトランジスタが、第３の島領域（２５ｃ）
にはそのエミッタをイオン注入法等によりかなり浅く形
成したエミッタ領域（３８）で形成する縦型ＰＮＰ ト
ランジスタが夫々一体止共存され形成されている。
体基板（２１）上に積層して形成した逆導電型のエピタ
キシャルＪＷ（２２）と、基板（２１）表面に埋込んで
形成したＮ４型の第１、第２、第３の埋込層（２３ａ）
（２３ｂ）（２３ｃ）と、この第１、第２、第３の埋込
層（２３ａ）（２３ｂ）＜２３ｃ）を夫々取囲むように
エピタキシャルＪｌ（２２）を貫通したＰ＋型の分離領
域（？４）と、分離領域り怪）によって島状に接合分離
した第１、第２、第３の島領域（２５ａ）（２５ｂ）（
２５ｃ）と、第１の島領域（２５ａ）の第１の埋込層（
２３ａ）とエピタキシャルＪ’ｆｆ１（２２）との間に
埋込んで形成したＰ型の埋込ベース領域（２６）と、第
１の島領域（２５ａ）表面に形成した複数個のＮ１型の
コレクタ領域＜２７）と、このコレクタ領域（２７）を
夫々取囲むようにエピタキシャル層り２２）表面から埋
込ベース領域＜２６）まで達するＰ１型のベース導出領
域（２８）と、第１の島領域（２５ａ）表面に形成した
Ｐ＋型のインジェクタ領域（２９）及びＮ“型のエミッ
タコンタクト領域（３０）と、第２の島領域（２５ｂ）
表面に形成したＰ型のベース領域（３１）及びこの表面
に形成したＮ＋型のエミッタ領域（３２）と、第２の島
領域（２５ｂ）表面に形成したＮ゛型コレクタコンタク
ト領域（３３）と、第３の島領域（２５ｃ ）の第３の
埋込層（２３ｃ ）とエピタキシャル層（２２）との間
に埋込んで形成したＰ“型のコレクタ埋込、ＩＩ（３４
）と、エピタキシャル層（２２）表面からコレクタ埋込
層（３４）まで達するＰ“型のコレクタ導出領域（３５
）と、コレクタ導出領域（３５）により区画されたベー
ス領域（３６）の表面に形成したＮ＋型のベースコンタ
クト領域（３７）及びＰ型のエミッタ領域（３８）と、
エピタキシャル！（２２）を被覆する酸化膜（３９）と
、この酸化膜（３９）を開孔したコンタクトホールを介
して各領域とオーミックコンタクトする電極（４０）と
で構成きれ、第１の島領域（２５ａ）にはその逆方向縦
型ＮＰＮＩ−ランジスタのベースを埋込ベース領域（２
６）で形成するＩＩＬが、第２の島領域＜２５ｂ）には
通常のＮＰＮトランジスタが、第３の島領域（２５ｃ）
にはそのエミッタをイオン注入法等によりかなり浅く形
成したエミッタ領域（３８）で形成する縦型ＰＮＰ ト
ランジスタが夫々一体止共存され形成されている。
以下、本発明による半導体集積回路の製造方法の一例を
第２図を用いて説明する。
第２図を用いて説明する。
先ず第２図Ａに示す如く、基板（２１）表面の所定の領
域に第１乃至第３の埋込Ｊｆｆｌ（２３ａ）乃至（２３
ｃ）を形成するアンチモン（Ｓｂ）をデポジットし、続
いて第３の埋込層（２３ｃ）上及び第１乃至第３の埋込
層（２３ａ）乃至（２３ｃ）を囲む基板（２１）表面に
はコレクタ埋込ｆｌ（３４）と分離領域（聾）の下側拡
散層（４１）を形成するボロン（Ｂ）をデポジットし、
さらに第１の埋込［（２３ａ）上には埋込ベース領域（
２６）を形成するポロン（Ｂ）を例えばイオン注入法に
よって形成する。
域に第１乃至第３の埋込Ｊｆｆｌ（２３ａ）乃至（２３
ｃ）を形成するアンチモン（Ｓｂ）をデポジットし、続
いて第３の埋込層（２３ｃ）上及び第１乃至第３の埋込
層（２３ａ）乃至（２３ｃ）を囲む基板（２１）表面に
はコレクタ埋込ｆｌ（３４）と分離領域（聾）の下側拡
散層（４１）を形成するボロン（Ｂ）をデポジットし、
さらに第１の埋込［（２３ａ）上には埋込ベース領域（
２６）を形成するポロン（Ｂ）を例えばイオン注入法に
よって形成する。
次に第２図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によってＮ型のエピタキシャル層（２２）を例
えば約５μ厚に積層して形成し、その表面よりＰ＋型の
ＩＩＬのベース導出領域（２８）とインジェクタ領域（
２９）及び縦型ＰＮＰトランジスタのコレクタ導出領域
（３５）、そして分離領域（都）を形成する上側拡散層
（４２）を同時に選択拡散し、この拡散工程によって先
にデポジットしておいた不純物をドライブインしてベー
ス導出領域（２８）を埋込ベース領域（２６）へ、コレ
クタ導出領域（３５）をコレクタ埋込層（３４）へ、分
離領域（都）の上側拡散層（４２）を下側拡散層（４１
）へ夫々連結きせる。尚埋込ベース領域（２６）は不純
物濃度の差異によってコレクタ埋込層（３４）よりやや
浅く拡ｆｆ＆形成する。
相成長法によってＮ型のエピタキシャル層（２２）を例
えば約５μ厚に積層して形成し、その表面よりＰ＋型の
ＩＩＬのベース導出領域（２８）とインジェクタ領域（
２９）及び縦型ＰＮＰトランジスタのコレクタ導出領域
（３５）、そして分離領域（都）を形成する上側拡散層
（４２）を同時に選択拡散し、この拡散工程によって先
にデポジットしておいた不純物をドライブインしてベー
ス導出領域（２８）を埋込ベース領域（２６）へ、コレ
クタ導出領域（３５）をコレクタ埋込層（３４）へ、分
離領域（都）の上側拡散層（４２）を下側拡散層（４１
）へ夫々連結きせる。尚埋込ベース領域（２６）は不純
物濃度の差異によってコレクタ埋込層（３４）よりやや
浅く拡ｆｆ＆形成する。
続いて第２図Ｃに示す如く、エピタキシャル層（２２）
表面よりＰ型のＮＰＮ）ランジスタのベース領域（３１
）を拡散深さ約１．５μに、Ｎ＋型のＩＩＬのフレフタ
領域（２７）及びエミッタコンタクト領域（３０）、Ｎ
ＰＮトランジスタのエミッタ領域（３２）及びコレクタ
コンタクト領域（３３）、縦型ＰＮＰトランジスタのベ
ースコンタクト領域（３７）を拡散深さ約１μに順次選
択拡散する。
表面よりＰ型のＮＰＮ）ランジスタのベース領域（３１
）を拡散深さ約１．５μに、Ｎ＋型のＩＩＬのフレフタ
領域（２７）及びエミッタコンタクト領域（３０）、Ｎ
ＰＮトランジスタのエミッタ領域（３２）及びコレクタ
コンタクト領域（３３）、縦型ＰＮＰトランジスタのベ
ースコンタクト領域（３７）を拡散深さ約１μに順次選
択拡散する。
そして第２図りに示す如く、縦型ＰＮＰトランジスタの
ベース領域（３６）表面に拡散深さ０．５〜１μ程度の
Ｐ型のエミッタ領域（３８）を例え番ｆドーズ４］１０
” 〜１０ ｌｓｃ＋７１−”、加速電圧４０〜８０
ＫｅＶでイオン注入法により形成し、最後に電極（４０
）を配設して製造工程を終了する。尚エミッタ領域（３
８）は余計な再拡散を防ぐために最終の拡散工程とする
のが望ましい。
ベース領域（３６）表面に拡散深さ０．５〜１μ程度の
Ｐ型のエミッタ領域（３８）を例え番ｆドーズ４］１０
” 〜１０ ｌｓｃ＋７１−”、加速電圧４０〜８０
ＫｅＶでイオン注入法により形成し、最後に電極（４０
）を配設して製造工程を終了する。尚エミッタ領域（３
８）は余計な再拡散を防ぐために最終の拡散工程とする
のが望ましい。
このようにして形成した半導体集積回路では、縦型ＰＮ
Ｐトランジスタのエミッタをイオン注入法等により形成
したかなり浅いエミッタ領域（３８）で形成したので、
エピタキシャルＪＷ（２２）を薄く各素子にとって最適
な厚さに設定できる。つまり、縦型ＰＮＰ トランジス
タを集積回路へ組込む際のエピタキシャル層（２２）に
はコレクタ埋込層（３４）の上方向への拡散深さとエミ
ッタ領域（２８）の拡散深さ及びパンチスルー効果によ
る耐圧ＶＣＫＯを考應したベース幅の総和の厚さが求め
られ、この中でコレクタ埋込層（３４）はフレフタ抵抗
を減じて所定のＶｃｘ（ｓａｔ−）を得るため、ベース
幅は所定の耐圧Ｖ ｃｔｏを得るために夫々最低限の厚
さが要求されるから、本願の如くエミッタをかなり浅く
形成したエミッタ領域（２８）で形成することによりＶ
ｃＩＬ（Ｓ吐）及びｖｅ！。を維持したままでエピタキ
シャル層（２２〉を薄く設定できるのである。
Ｐトランジスタのエミッタをイオン注入法等により形成
したかなり浅いエミッタ領域（３８）で形成したので、
エピタキシャルＪＷ（２２）を薄く各素子にとって最適
な厚さに設定できる。つまり、縦型ＰＮＰ トランジス
タを集積回路へ組込む際のエピタキシャル層（２２）に
はコレクタ埋込層（３４）の上方向への拡散深さとエミ
ッタ領域（２８）の拡散深さ及びパンチスルー効果によ
る耐圧ＶＣＫＯを考應したベース幅の総和の厚さが求め
られ、この中でコレクタ埋込層（３４）はフレフタ抵抗
を減じて所定のＶｃｘ（ｓａｔ−）を得るため、ベース
幅は所定の耐圧Ｖ ｃｔｏを得るために夫々最低限の厚
さが要求されるから、本願の如くエミッタをかなり浅く
形成したエミッタ領域（２８）で形成することによりＶ
ｃＩＬ（Ｓ吐）及びｖｅ！。を維持したままでエピタキ
シャル層（２２〉を薄く設定できるのである。
そしてエピタキシャル層（２２）を薄く設定スることに
より、第１の島領域（２５ａ）に形成したＩＩＬではベ
ース導出領域＜２８）を埋込ベース領域（２６）に容易
に到達させることができ、さらに坦体走行時間を小なら
しめて高速性を活かすことができる。
より、第１の島領域（２５ａ）に形成したＩＩＬではベ
ース導出領域＜２８）を埋込ベース領域（２６）に容易
に到達させることができ、さらに坦体走行時間を小なら
しめて高速性を活かすことができる。
しかも、ベースを基板り２１）表面から上方向へ拡散形
成した埋込ベース領域（２６）で形成したので、エミッ
タからコレクタへと濃度勾配による加速電界が生じ、よ
り高い逆βが得られ、且つＮＰＮ トランジスタのエミ
ッタ領域（３２）と同時に形成するコレクタ領域（２７
）のばらつきの影響を受けないので、安定した逆βが得
られる。
成した埋込ベース領域（２６）で形成したので、エミッ
タからコレクタへと濃度勾配による加速電界が生じ、よ
り高い逆βが得られ、且つＮＰＮ トランジスタのエミ
ッタ領域（３２）と同時に形成するコレクタ領域（２７
）のばらつきの影響を受けないので、安定した逆βが得
られる。
また、第２の島領域（２５ｂ）に形成したＮＰＮ ｌ−
ランジスタではエピタキシャル層（２２）の厚さを耐圧
に無駄のない効率的な厚さに設定できる。
ランジスタではエピタキシャル層（２２）の厚さを耐圧
に無駄のない効率的な厚さに設定できる。
ところで、縦型ＰＮＰ ）−ランジスタのエミッタ領域
（３８）をかなり浅く形成することによって電極り４０
）のアロイスパイクによるベース・エミッタの短絡の危
惧が生じてくる。このような場合には、電極（４０）を
シリコン（Ｓｉ）を含有するアルミニウム（Ａｊ２＞で
形成したり、電極（４０）とエミッタ領域（３８）との
間にポリシリコン膜を介在させることによりアロイスパ
イスを抑制又は防止する手段が考えられる。また後者の
手法を用いるならば、不純物をドープしたポリシリコン
膜を拡散源膜とし且つ拡散後はポリシリコン膜をそのま
ま電極として用いる拡散方法によってエミッタ領域（３
８）を形成することも可能である。
（３８）をかなり浅く形成することによって電極り４０
）のアロイスパイクによるベース・エミッタの短絡の危
惧が生じてくる。このような場合には、電極（４０）を
シリコン（Ｓｉ）を含有するアルミニウム（Ａｊ２＞で
形成したり、電極（４０）とエミッタ領域（３８）との
間にポリシリコン膜を介在させることによりアロイスパ
イスを抑制又は防止する手段が考えられる。また後者の
手法を用いるならば、不純物をドープしたポリシリコン
膜を拡散源膜とし且つ拡散後はポリシリコン膜をそのま
ま電極として用いる拡散方法によってエミッタ領域（３
８）を形成することも可能である。
そして更に、本発明の他の実施例として、ＩＩＬのコレ
クタの電極（４０）をベース導出領域（２８）によって
区画されたエピタキシャル層（２２）にショットキーコ
ンタクトさせることにより、上記実施例よりきらに高速
のＩＩＬと共存させることが可能になる。
クタの電極（４０）をベース導出領域（２８）によって
区画されたエピタキシャル層（２２）にショットキーコ
ンタクトさせることにより、上記実施例よりきらに高速
のＩＩＬと共存させることが可能になる。
（ト）発明の詳細
な説明した如く、本発明によれば共存が難しイ、ｕ＆型
ｐ Ｎ Ｐ トランジスタと埋込ベース型のＩＩＬｌそ
れに通常のＮＰＮトランジスタとを容易に一体化共存で
きる利点を有する。しかも縦型ＰＮＰトランジ、スタで
はＶｃ！（ｓａｔ）、ＶｅｔＯ共に良好な値を維持し、
ＩＩＬではより逆βを高く高速性が活かせる利点をも有
する。
ｐ Ｎ Ｐ トランジスタと埋込ベース型のＩＩＬｌそ
れに通常のＮＰＮトランジスタとを容易に一体化共存で
きる利点を有する。しかも縦型ＰＮＰトランジ、スタで
はＶｃ！（ｓａｔ）、ＶｅｔＯ共に良好な値を維持し、
ＩＩＬではより逆βを高く高速性が活かせる利点をも有
する。
第１図は本発明を説明するための断面図、第２図Ａ乃至
りは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来例を説明するための断
面図である。 （２１）は半導体基板、 （２５ａ） （２５ｂ）（２
５ｃ）は夫々第１、第２、第３の島領域、 （２６）は
埋込ベース領域、 （２８）はベース導出領域、 （２
９）はインジェクタ領域、 （３１）はＮＰＮ トラン
ジスタのベース領域、 （３４）はコレクタ埋込層、
（３８）は縦型ＰＮＰ トランジスタのエミッタ領域で
ある。
りは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来例を説明するための断
面図である。 （２１）は半導体基板、 （２５ａ） （２５ｂ）（２
５ｃ）は夫々第１、第２、第３の島領域、 （２６）は
埋込ベース領域、 （２８）はベース導出領域、 （２
９）はインジェクタ領域、 （３１）はＮＰＮ トラン
ジスタのベース領域、 （３４）はコレクタ埋込層、
（３８）は縦型ＰＮＰ トランジスタのエミッタ領域で
ある。
Claims (1)
- （１）一導電型半導体基板上に形成した逆導電型のエピ
タキシャル層と、前記基板表面に形成した複数個の逆導
電型の埋込層と、該埋込層を夫々取囲むように前記エピ
タキシャル層を貫通した一導電型の分離領域と、該分離
領域により島状に分離された第１、第２、第３の島領域
と、該第１の島領域の前記埋込層に重畳して前記基板表
面から上方向へ拡散形成した一導電型の埋込ベース領域
と、前記第１の島領域表面に形成した逆導電型のコレク
タ領域と、該コレクタ領域を取囲むように前記エピタキ
シャル層表面から前記埋込ベース領域まで達する一導電
型のベース導出領域と、前記第１の島領域表面に形成し
た一導電型のインジェクタ領域と、前記第２の島領域表
面に形成した一導電型のベース領域及びその表面に形成
した逆導電型のエミッタ領域と、前記第３の島領域の前
記埋込層に重畳して前記基板表面から上方向へ拡散形成
した一導電型のコレクタ埋込層と、前記エピタキシャル
層表面から前記コレクタ埋込層まで達する一導電型のコ
レクタ導出領域と、該コレクタ導出領域により区画され
た前記第３の島領域表面に形成した逆導電型のベースコ
ンタクト領域及び前記第２の島領域表面に形成したベー
ス領域より浅い一導電型のエミッタ領域とを具備するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728186A JPS6343357A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728186A JPS6343357A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6343357A true JPS6343357A (ja) | 1988-02-24 |
Family
ID=16203250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18728186A Pending JPS6343357A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504368A (en) * | 1991-09-24 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
-
1986
- 1986-08-08 JP JP18728186A patent/JPS6343357A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504368A (en) * | 1991-09-24 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
| US5591656A (en) * | 1991-09-24 | 1997-01-07 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
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