JP2517237B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は特性良好な縦型PNPトランジスタと抵抗素子
とを効率的に組み込んだ半導体集積回路に関する。
とを効率的に組み込んだ半導体集積回路に関する。
（ロ）従来の技術 従来の半導体集積回路は第３図に示す如く、Ｐ型シリ
コン半導体基板（１）上に積層して形成したＮ型エピタ
キシャル層（２）と、基板（１）表面に形成した複数個
のN+型の埋込層（３）と、この埋込層（３）を夫々取囲
むようにエピタキシャル層（２）を貫通したP+型の分離
領域（４）と、分離領域（４）により島状に分離された
第１、第２の島領域（5a）（5b）と、第１の島領域（5
a）表面に形成したN+型のアイランドコンタクト領域
（６）及びイオン注入法等によりそれより浅く形成され
たＰ型の抵抗領域（７）と、第２の島領域（5b）の埋込
層（３）に重畳して基板（１）表面から上方向へ拡散形
成したP+型のコレクタ埋込層（８）と、第２の島領域
（5b）表面からコレクタ埋込層（８）まで達するP+型の
コレクタ導出領域（９）と、コレクタ導出領域（９）に
より区画されたベース領域（10）表面に形成したN+型の
ベースコンタクト領域（11）及びＰ型のエミッタ領域
（12）と、エピタキシャル層（２）表面を被覆する酸化
膜（13）及び酸化膜（13）を開孔したコンタクトホール
を介して各領域とオーミックコンタクトする電極（14）
とで構成されている。
コン半導体基板（１）上に積層して形成したＮ型エピタ
キシャル層（２）と、基板（１）表面に形成した複数個
のN+型の埋込層（３）と、この埋込層（３）を夫々取囲
むようにエピタキシャル層（２）を貫通したP+型の分離
領域（４）と、分離領域（４）により島状に分離された
第１、第２の島領域（5a）（5b）と、第１の島領域（5
a）表面に形成したN+型のアイランドコンタクト領域
（６）及びイオン注入法等によりそれより浅く形成され
たＰ型の抵抗領域（７）と、第２の島領域（5b）の埋込
層（３）に重畳して基板（１）表面から上方向へ拡散形
成したP+型のコレクタ埋込層（８）と、第２の島領域
（5b）表面からコレクタ埋込層（８）まで達するP+型の
コレクタ導出領域（９）と、コレクタ導出領域（９）に
より区画されたベース領域（10）表面に形成したN+型の
ベースコンタクト領域（11）及びＰ型のエミッタ領域
（12）と、エピタキシャル層（２）表面を被覆する酸化
膜（13）及び酸化膜（13）を開孔したコンタクトホール
を介して各領域とオーミックコンタクトする電極（14）
とで構成されている。
斯る構造において、縦型PNPトランジスタのエミッタ
領域（12）は通常のNPNトランジスタのベース拡散工程
で、ベースコンタクト領域（11）及びアイランドコンタ
クト領域（６）はNPNトランジスタのエミッタ拡散工程
で形成する。尚第２の島領域（5b）に形成した縦型PNP
トランジスタは、例えば特開昭59−211270号公報に記載
されている。
領域（12）は通常のNPNトランジスタのベース拡散工程
で、ベースコンタクト領域（11）及びアイランドコンタ
クト領域（６）はNPNトランジスタのエミッタ拡散工程
で形成する。尚第２の島領域（5b）に形成した縦型PNP
トランジスタは、例えば特開昭59−211270号公報に記載
されている。
（ハ）発明が解決しようとする問題点 しかしながら、従来の縦型PNPトランジスタではエミ
ッタ領域（12）とコレクタ埋込層（８）とのパンテスル
ー効果による耐圧（VCEO）を維持するためにエピタキシ
ャル層（２）を10μｍ以上とかなり厚く設定しなければ
ならない。そのため第１の島領域（5a）に形成した抵抗
素子や他の素子、例えば通常のNPNトランジスタ等にお
いてはエピタキシャル層（２）の厚さが過剰になる欠点
があった。
ッタ領域（12）とコレクタ埋込層（８）とのパンテスル
ー効果による耐圧（VCEO）を維持するためにエピタキシ
ャル層（２）を10μｍ以上とかなり厚く設定しなければ
ならない。そのため第１の島領域（5a）に形成した抵抗
素子や他の素子、例えば通常のNPNトランジスタ等にお
いてはエピタキシャル層（２）の厚さが過剰になる欠点
があった。
（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、縦型PNPトラ
ンジスタのエミッタ領域（32）をNPNトランジスタのベ
ースより浅いＰ型の拡散領域で形成し、且つそれをイオ
ン注入法等による高精度の抵抗領域（27）と同時に形成
することにより従来の欠点を大幅に改善した半導体集積
回路を提供するものである。
ンジスタのエミッタ領域（32）をNPNトランジスタのベ
ースより浅いＰ型の拡散領域で形成し、且つそれをイオ
ン注入法等による高精度の抵抗領域（27）と同時に形成
することにより従来の欠点を大幅に改善した半導体集積
回路を提供するものである。
（ホ）作用 本発明によれば、エミッタ領域（32）をNPNトランジ
スタのベース又は縦型PNPトランジスタのベースコンタ
クト領域（31）より浅いＰ型の領域で形成したので、エ
ピタキシャル層（22）全体の厚さを薄くでき、それによ
って他の素子においてのエピタキシャル層（22）の厚み
を無駄の無い効率的な厚みに設定できる。
スタのベース又は縦型PNPトランジスタのベースコンタ
クト領域（31）より浅いＰ型の領域で形成したので、エ
ピタキシャル層（22）全体の厚さを薄くでき、それによ
って他の素子においてのエピタキシャル層（22）の厚み
を無駄の無い効率的な厚みに設定できる。
（ヘ）実施例 以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路の断面図を示
し、Ｐ型半導体基板（21）上に積層して形成したＮ型の
エピタキシャル層（22）と、基板（21）表面に形成した
複数個のN+型の埋込層（23）と、この埋込層（23）を夫
々取囲むようにエピタキシャル層（22）を貫通したP+型
の分離領域（24）と、分離領域（24）により島状に接合
分離された第１、第２の島領域（25a）（25b）と、第１
の島領域（25a）表面に形成したN+型のアイランドコン
タクト領域（26）及びこれより浅くイオン注入法等によ
り高精度に制御されたＰ型の抵抗領域（27）と、第２の
島領域（25b）の埋込層（23）に重畳して基板（21）表
面から上方向へ拡散形成したP+型のコレクタ埋込層（2
8）と、第２の島領域（25b）表面からコレクタ埋込層
（28）まで達するP+型のコレクタ導出領域（29）と、コ
レクタ導出領域（29）により区画された第２の島領域
（25b）で形成するベース領域（30）の表面に形成したN
+型のベースコンタクト領域（31）及び抵抗領域（27）
と同一工程にて形成したＰ型のエミッタ領域（32）と、
エピタキシャル層（22）表面を被覆する酸化膜（33）
と、酸化膜（33）を開孔したコンタクトホールを介して
各領域とオーミックコンタクトする電極（34）とで構成
している。
し、Ｐ型半導体基板（21）上に積層して形成したＮ型の
エピタキシャル層（22）と、基板（21）表面に形成した
複数個のN+型の埋込層（23）と、この埋込層（23）を夫
々取囲むようにエピタキシャル層（22）を貫通したP+型
の分離領域（24）と、分離領域（24）により島状に接合
分離された第１、第２の島領域（25a）（25b）と、第１
の島領域（25a）表面に形成したN+型のアイランドコン
タクト領域（26）及びこれより浅くイオン注入法等によ
り高精度に制御されたＰ型の抵抗領域（27）と、第２の
島領域（25b）の埋込層（23）に重畳して基板（21）表
面から上方向へ拡散形成したP+型のコレクタ埋込層（2
8）と、第２の島領域（25b）表面からコレクタ埋込層
（28）まで達するP+型のコレクタ導出領域（29）と、コ
レクタ導出領域（29）により区画された第２の島領域
（25b）で形成するベース領域（30）の表面に形成したN
+型のベースコンタクト領域（31）及び抵抗領域（27）
と同一工程にて形成したＰ型のエミッタ領域（32）と、
エピタキシャル層（22）表面を被覆する酸化膜（33）
と、酸化膜（33）を開孔したコンタクトホールを介して
各領域とオーミックコンタクトする電極（34）とで構成
している。
次に本発明による半導体集積回路の製造方法を図面を
用いて説明する。
用いて説明する。
先ず第２図Ａに示す如く、Ｐ型半導体基板（21）表面
の所定の領域に埋込層（23）を形成するアンチモン（S
b）をデポジットし、所定の埋込層（23）上及び埋込層
（23）を囲む基板（21）上には分離領域（24）の下側拡
散層（35）及び縦型PNPトランジスタのコレクタ埋込層
（28）を形成するボロン（Ｂ）をデポジットする。
の所定の領域に埋込層（23）を形成するアンチモン（S
b）をデポジットし、所定の埋込層（23）上及び埋込層
（23）を囲む基板（21）上には分離領域（24）の下側拡
散層（35）及び縦型PNPトランジスタのコレクタ埋込層
（28）を形成するボロン（Ｂ）をデポジットする。
次に第２図Ｂに示す如く、基板（21）全面に周知の気
相成長法によりＮ型のエピタキシャル層（22）を７〜８
μｍ厚に積層して形成し、エピタキシャル層（22）表面
より分離領域（24）の上側拡散層（36）とコレクタ導出
領域（29）とを同時に選択拡散する。この工程で先にデ
ポジットしておいた不純物をドライブインし、上側拡散
層（36）は下側拡散層（35）に、コレクタ導出領域（2
9）はコレクタ埋込層（28）に夫々到達するよう形成す
る。
相成長法によりＮ型のエピタキシャル層（22）を７〜８
μｍ厚に積層して形成し、エピタキシャル層（22）表面
より分離領域（24）の上側拡散層（36）とコレクタ導出
領域（29）とを同時に選択拡散する。この工程で先にデ
ポジットしておいた不純物をドライブインし、上側拡散
層（36）は下側拡散層（35）に、コレクタ導出領域（2
9）はコレクタ埋込層（28）に夫々到達するよう形成す
る。
続いて第２図Ｃに示す如く、第１の島領域（25a）表
面にはアイランドコンタクト領域（26）を、第２の島領
域（25b）表面にはベースコンタクト領域（31）を形成
する。この工程は通常のNPNトランジスタのエミッタ拡
散工程で行うのが最も簡便である。
面にはアイランドコンタクト領域（26）を、第２の島領
域（25b）表面にはベースコンタクト領域（31）を形成
する。この工程は通常のNPNトランジスタのエミッタ拡
散工程で行うのが最も簡便である。
さらに第２図Ｄに示す如く、イオン注入法等により第
１の島領域（25a）表面には抵抗領域（27）を、第２の
島領域（25b）表面にはエミッタ領域（32）を夫々形成
する。この工程は拡散深さが深くならないように最終の
工程で行うことが望ましく、イオン注入は加速電圧40〜
80KeV、ドーズ量1012〜1013atoms・cm-2程度で行う。そ
して最後に各領域上に電極（34）を配設して製造工程を
終了する。
１の島領域（25a）表面には抵抗領域（27）を、第２の
島領域（25b）表面にはエミッタ領域（32）を夫々形成
する。この工程は拡散深さが深くならないように最終の
工程で行うことが望ましく、イオン注入は加速電圧40〜
80KeV、ドーズ量1012〜1013atoms・cm-2程度で行う。そ
して最後に各領域上に電極（34）を配設して製造工程を
終了する。
このようにして形成した半導体集積回路では、本発明
の特徴とする縦型PNPトランジスタのエミッタ領域（3
2）を抵抗領域（27）と同一工程で形成した0.5〜１μｍ
とかなり浅い領域で形成したので、その分エピタキシャ
ル層（22）を薄く設定できる。つまり、縦型PNPトラン
ジスタを組み込む際にはエミッタ領域（32）とコレクタ
埋込層（28）の拡散深さ及び耐圧（VCEO）を考慮したベ
ース幅の総計の厚さがエピタキシャル層（22）の厚さと
して求められるのであるから、エミッタ領域（32）を浅
くした分エピタキシャル層（22）を薄く設定できるので
ある。従って、本発明によればエピタキシャル層（22）
の厚さを抵抗素子や他のNPNトランジスタ等にとて無駄
の無い適切な値に設定することができ、それによって効
率的に縦型PNPトランジスタと抵抗素子とを、さらに高
速性が要求されるようなIIL等との素子とも共存させる
ことができる。また分離領域（24）の上側拡散層（36）
が浅くて済むので、微細化にも寄与できる。
の特徴とする縦型PNPトランジスタのエミッタ領域（3
2）を抵抗領域（27）と同一工程で形成した0.5〜１μｍ
とかなり浅い領域で形成したので、その分エピタキシャ
ル層（22）を薄く設定できる。つまり、縦型PNPトラン
ジスタを組み込む際にはエミッタ領域（32）とコレクタ
埋込層（28）の拡散深さ及び耐圧（VCEO）を考慮したベ
ース幅の総計の厚さがエピタキシャル層（22）の厚さと
して求められるのであるから、エミッタ領域（32）を浅
くした分エピタキシャル層（22）を薄く設定できるので
ある。従って、本発明によればエピタキシャル層（22）
の厚さを抵抗素子や他のNPNトランジスタ等にとて無駄
の無い適切な値に設定することができ、それによって効
率的に縦型PNPトランジスタと抵抗素子とを、さらに高
速性が要求されるようなIIL等との素子とも共存させる
ことができる。また分離領域（24）の上側拡散層（36）
が浅くて済むので、微細化にも寄与できる。
尚斯る構造によれば、エミッタ領域（32）の拡散深さ
が浅いので、電極（34）のアロイスパイクによる短絡が
生じる可能性がある。そこで、電極（34）にシリコン
（Si）を含有するアルミニウム（Al）を用いたり、エミ
ッタ領域（32）上にポリシリコン膜を付着してからアル
ミニウムより成る電極（34）を配設してアロイスパイク
防止とすることができる。さらにポリシリコンを用いる
のであれば、エミッタ領域（32）及び抵抗領域（27）を
ポリシリコン膜を拡散源とする拡散方法により形成する
こともできる。
が浅いので、電極（34）のアロイスパイクによる短絡が
生じる可能性がある。そこで、電極（34）にシリコン
（Si）を含有するアルミニウム（Al）を用いたり、エミ
ッタ領域（32）上にポリシリコン膜を付着してからアル
ミニウムより成る電極（34）を配設してアロイスパイク
防止とすることができる。さらにポリシリコンを用いる
のであれば、エミッタ領域（32）及び抵抗領域（27）を
ポリシリコン膜を拡散源とする拡散方法により形成する
こともできる。
（ト）発明の効果 以上説明した如く、本発明によればエピタキシャル層
（22）の厚さを抵抗素子やその他の素子にとって無駄の
無い厚さに設定でき、且つ抵抗素子と縦型PNPトランジ
スタとを効率的に共存できるという利点を有する。また
エピタキシャル層（22）を薄く設定できるので、分離領
域（24）の横方向拡散が小さくて済み、微細化にも寄与
できる利点をも有する。
（22）の厚さを抵抗素子やその他の素子にとって無駄の
無い厚さに設定でき、且つ抵抗素子と縦型PNPトランジ
スタとを効率的に共存できるという利点を有する。また
エピタキシャル層（22）を薄く設定できるので、分離領
域（24）の横方向拡散が小さくて済み、微細化にも寄与
できる利点をも有する。
第１図は本発明を説明するための断面図、第２図Ａ乃至
Ｄは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来の半導体集積回路を示
す断面図である。 （21）はＰ型半導体基板、（22）はエピタキシャル層、
（24）は分離領域、（27）は抵抗領域、（28）はコレク
タ埋込層、（32）はエミッタ領域である。
Ｄは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来の半導体集積回路を示
す断面図である。 （21）はＰ型半導体基板、（22）はエピタキシャル層、
（24）は分離領域、（27）は抵抗領域、（28）はコレク
タ埋込層、（32）はエミッタ領域である。
Claims (1)
- 【請求項１】Ｐ型半導体基板の表面にＮ＋型の埋め込み
層を形成する工程と、 前記埋め込み層に重畳してＰ＋型のコレクタ埋め込み層
を形成する工程と、 前記半導体基板の上にＮ型のエピタキシャル層を形成す
る工程と、 前記エピタキシャル層を分離して複数の島領域を形成す
る工程と、 前記エピタキシャル層表面から前記コレクタ埋め込み層
に到達するＰ＋型のコレクタ埋め込み層を形成する工程
と、 前記コレクタ埋め込み層の上部のエピタキシャル層表面
にNPNトランジスタのエミッタ拡散と共に縦型PNPトラン
ジスタのＮ＋型のベースコンタクト領域を形成する工程
と、 前記コレクタ埋め込み層の上部のエピタキシャル層表面
に不純物をイオン注入してＰ型の縦型PNPトランジスタ
のエミッタ領域を形成し、同時に前記縦型PNPトランジ
スタを形成する島領域とは別の島領域の表面にＰ型の拡
散抵抗領域を形成する工程とを具備し、 且つ前記縦型PNPトランジスタのエミッタ領域は前記NPN
トランジスタのベースよりは浅い拡散深さを具備するこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170621A JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170621A JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327048A JPS6327048A (ja) | 1988-02-04 |
| JP2517237B2 true JP2517237B2 (ja) | 1996-07-24 |
Family
ID=15908267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170621A Expired - Lifetime JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517237B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123051A (ja) * | 1983-12-08 | 1985-07-01 | Nec Corp | 半導体装置 |
| JPS60200563A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-07-18 JP JP61170621A patent/JP2517237B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327048A (ja) | 1988-02-04 |
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Legal Events
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