JPS60200563A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60200563A JPS60200563A JP5791784A JP5791784A JPS60200563A JP S60200563 A JPS60200563 A JP S60200563A JP 5791784 A JP5791784 A JP 5791784A JP 5791784 A JP5791784 A JP 5791784A JP S60200563 A JPS60200563 A JP S60200563A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 150000002739 metals Chemical class 0.000 abstract 2
- 238000010276 construction Methods 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路に作り込まれる差動増幅回路
に関するものである。
に関するものである。
（発明の背影）
従来半導体集積回路中に差動増幅回路を形成する場合、
写真蝕刻工程での製造上のバラツキの影響を避けるため
、差動増幅回路を形成する２個のトランジスタは隣接配
置していた。この隣接配置が設計上困難な場合には差動
増幅回路のオフセットが非常に犬きくなシ実用受認限度
外となるため。
写真蝕刻工程での製造上のバラツキの影響を避けるため
、差動増幅回路を形成する２個のトランジスタは隣接配
置していた。この隣接配置が設計上困難な場合には差動
増幅回路のオフセットが非常に犬きくなシ実用受認限度
外となるため。
設計の非常に大きな障害となっていた。
（発明の目的）
本発明の目的は、従来の半導体集積回路内に作シ込まれ
る差動増幅回路の設計時の制約を緩和し。
る差動増幅回路の設計時の制約を緩和し。
更にオフセットの非常に小さな差動増幅回路を備えた半
導体集積回路を得ることにある。
導体集積回路を得ることにある。
（発明の構成）
本発明によれば単一の半導体基板に形成された第１およ
び第２のトランジスタと第１および第２の抵抗とを有し
、第１のトランジスタの近傍に第２の抵抗が配置され、
第２のトランジスタの近傍に第１の抵抗が配置され、第
１のトランジスタのエミッタが第１の抵抗の一端に接続
され、第２のトランジスタのエミッタが第２の抵抗の一
端に接続され、第１および第２の抵抗の他端同志が共通
に接続された半導体集積回路を得る。
び第２のトランジスタと第１および第２の抵抗とを有し
、第１のトランジスタの近傍に第２の抵抗が配置され、
第２のトランジスタの近傍に第１の抵抗が配置され、第
１のトランジスタのエミッタが第１の抵抗の一端に接続
され、第２のトランジスタのエミッタが第２の抵抗の一
端に接続され、第１および第２の抵抗の他端同志が共通
に接続された半導体集積回路を得る。
以下、図面を参照して１本発明をより詳細に説明する。
（従来例）
第１図（ＡＪ、 （１３１は従来の半導体集積回路内に
作り込まれた差動増幅回路の一例を示す平面図と断面図
である。炉型埋込み領域２を備えたＰ型半導体基板ｌ上
にＮ型のエピタキシャル層３を有し、このエピタキシャ
ル層３をＰ４−型絶縁分離領域４で複数の島領域に分け
、隣接する島領域にＮｐＮ型トランジスタ１０と１１と
が形成され′Ｃいる。
作り込まれた差動増幅回路の一例を示す平面図と断面図
である。炉型埋込み領域２を備えたＰ型半導体基板ｌ上
にＮ型のエピタキシャル層３を有し、このエピタキシャ
ル層３をＰ４−型絶縁分離領域４で複数の島領域に分け
、隣接する島領域にＮｐＮ型トランジスタ１０と１１と
が形成され′Ｃいる。
トランジスタ１０と１１の各々は島領域をコレクタとし
、コレクタ電極導出用のＮ＋型コレクタコンタクト領域
６ａとＰ型ベース領域５とＮ＋型エミッタ領域６ｂとか
ら構成されている。表面には絶縁膜８を有し、この絶縁
膜８の開口を介して電極金属７で所″１．ヒの配線を施
すことにより、エミッタ同志が接続された差動増幅回路
を形成している。
、コレクタ電極導出用のＮ＋型コレクタコンタクト領域
６ａとＰ型ベース領域５とＮ＋型エミッタ領域６ｂとか
ら構成されている。表面には絶縁膜８を有し、この絶縁
膜８の開口を介して電極金属７で所″１．ヒの配線を施
すことにより、エミッタ同志が接続された差動増幅回路
を形成している。
第１図（２）、（麹に示す従来の半導体集積回路内に作
シ込まれる差動増幅回路において、エミッタ領域６ｂを
形成するために、絶縁膜８を写真蝕刻法によシ選択的に
エツチングするが、この写真蝕刻工程中のエツチングに
おいて場所による微妙な寸法のバラツキを生ずる。この
バラツキは近接した場所では比較的小さいが、場所が離
れると大きくかつバラツキの生じる確率も高い。このバ
ラツキが有ると、それが２個のトランジスタ１０，１１
０ベース。エミ、り間醒圧ｖＯｇの差を生じ、このベー
ス・エミッタ間電圧ｖＢＥの差が差動増幅器のオフセッ
トとなυ差動増幅器としての性能を著るしく損ねること
となる。
シ込まれる差動増幅回路において、エミッタ領域６ｂを
形成するために、絶縁膜８を写真蝕刻法によシ選択的に
エツチングするが、この写真蝕刻工程中のエツチングに
おいて場所による微妙な寸法のバラツキを生ずる。この
バラツキは近接した場所では比較的小さいが、場所が離
れると大きくかつバラツキの生じる確率も高い。このバ
ラツキが有ると、それが２個のトランジスタ１０，１１
０ベース。エミ、り間醒圧ｖＯｇの差を生じ、このベー
ス・エミッタ間電圧ｖＢＥの差が差動増幅器のオフセッ
トとなυ差動増幅器としての性能を著るしく損ねること
となる。
従来はこのオフセットを極力小さくするために差動増幅
器を構成するトランジスタ１０．１１は隣接して配置し
ていた。このため、半導体集積回路内の素子配置に対す
る大きな制約となっていた。
器を構成するトランジスタ１０．１１は隣接して配置し
ていた。このため、半導体集積回路内の素子配置に対す
る大きな制約となっていた。
この制約によって回路構成そのものも制約されていた。
更に、たとえ隣接配置しても、エミッタ寸法の微妙なバ
ラツキは完全には防ぐことができず、依然としてオフセ
ットの原因となっていた。
ラツキは完全には防ぐことができず、依然としてオフセ
ットの原因となっていた。
（発明の実施例）
本発明の一実施例を第２図（Ａ）、 （Ｂｌに示す。差
動増幅器を形成する２個のトランジスタ１０，１１はＮ
＋型埋込み領域２ｆ、有するＰ型半導体基板１上のＮ型
エピタキシャル啼３で、Ｐ 型絶縁分前領域４で分離さ
れた島領域に形成される。これらトランジスタ１０．１
１は直接配置することが密着しいが、この才１合には離
間して）形成してもかまわない。本実施例では離間して
いる。各トランジスタ１０，１１はＰ型ベース領域５と
Ｎ 型エミッタ領域６ｂおよびＮ 型コレクタ領竣６ａ
を有している。第１のトランジスタ１０の近傍の島領域
にエミッタ領域６ｂと全く同一の鎧度分布を持ち、この
エミッタ領域６ｂと同時に拡散形成され＋ たＮ 型抵抗領域６Ｃからなる第１の抵抗１２を有し、
同様に第２のトランジスタ１１の近傍に第１の抵抗１２
の抵抗領域６Ｃと同一形状、同一構造を有する第２の抵
抗１３を有し、第１のトランジスタ１０のエミッタと第
２の抵抗１３の一端、第２のトランジスタ１１のエミッ
タと第１の抵抗１２の一端が電極金属７により電気的に
接続されている。第１及び第２の抵抗１２．１３の他端
は互いに電極金属７により接続されて電流源（図示せず
）Ｖこ接［有］されている。尚゛８は表面絶縁膜である
。
動増幅器を形成する２個のトランジスタ１０，１１はＮ
＋型埋込み領域２ｆ、有するＰ型半導体基板１上のＮ型
エピタキシャル啼３で、Ｐ 型絶縁分前領域４で分離さ
れた島領域に形成される。これらトランジスタ１０．１
１は直接配置することが密着しいが、この才１合には離
間して）形成してもかまわない。本実施例では離間して
いる。各トランジスタ１０，１１はＰ型ベース領域５と
Ｎ 型エミッタ領域６ｂおよびＮ 型コレクタ領竣６ａ
を有している。第１のトランジスタ１０の近傍の島領域
にエミッタ領域６ｂと全く同一の鎧度分布を持ち、この
エミッタ領域６ｂと同時に拡散形成され＋ たＮ 型抵抗領域６Ｃからなる第１の抵抗１２を有し、
同様に第２のトランジスタ１１の近傍に第１の抵抗１２
の抵抗領域６Ｃと同一形状、同一構造を有する第２の抵
抗１３を有し、第１のトランジスタ１０のエミッタと第
２の抵抗１３の一端、第２のトランジスタ１１のエミッ
タと第１の抵抗１２の一端が電極金属７により電気的に
接続されている。第１及び第２の抵抗１２．１３の他端
は互いに電極金属７により接続されて電流源（図示せず
）Ｖこ接［有］されている。尚゛８は表面絶縁膜である
。
次に１本発明の詳細な説明する。
４Ｌ、６Ｒ１のトランジスタ１０のエミッタ領域６ｂの
形成寸法が写Ａ蝕刻工程のバラツキにより設計値に対し
て小さく形成され、第２のトランジスタ１１のエミッタ
領域６ｂの形成寸法が設計値になったと仮定すると、第
１のトランジスタ１０のコレクタ電流は規、定１ｒＭよ
り減少してオフセットを生じる。しかしながら、第１の
トランジスタｌＯの近傍にある第１の抵抗１２の形成寸
法も第１のトランジスタ１０のエミッタ領域６ｂと同様
に形成寸法が設計値に対して小さくなっているから、抵
抗体の幅が減少し、第１の抵抗１２の抵抗値は設計値よ
シ上昇している。この第１の抵抗１２は一端が第２のト
ランジスタ１１のエミッタに接続されているので、第２
のトランジスタ１１のコレクタ電流はこの第１の抵抗１
２の抵抗値増大によシ減少する。即ち、第１のトランジ
スタ１０のエミッタ領域６ｂの寸法が設計値に対して小
さく形成された場合でも第１のトランジスタ１０と第２
のトランジスタ１１とのコレクタ電流は共に減少するた
め、第１のトランジスタ１０と第２のトランジスタ１１
との電気的バランスは保たれ、差動増幅器としてのオフ
セットを生じない。
形成寸法が写Ａ蝕刻工程のバラツキにより設計値に対し
て小さく形成され、第２のトランジスタ１１のエミッタ
領域６ｂの形成寸法が設計値になったと仮定すると、第
１のトランジスタ１０のコレクタ電流は規、定１ｒＭよ
り減少してオフセットを生じる。しかしながら、第１の
トランジスタｌＯの近傍にある第１の抵抗１２の形成寸
法も第１のトランジスタ１０のエミッタ領域６ｂと同様
に形成寸法が設計値に対して小さくなっているから、抵
抗体の幅が減少し、第１の抵抗１２の抵抗値は設計値よ
シ上昇している。この第１の抵抗１２は一端が第２のト
ランジスタ１１のエミッタに接続されているので、第２
のトランジスタ１１のコレクタ電流はこの第１の抵抗１
２の抵抗値増大によシ減少する。即ち、第１のトランジ
スタ１０のエミッタ領域６ｂの寸法が設計値に対して小
さく形成された場合でも第１のトランジスタ１０と第２
のトランジスタ１１とのコレクタ電流は共に減少するた
め、第１のトランジスタ１０と第２のトランジスタ１１
との電気的バランスは保たれ、差動増幅器としてのオフ
セットを生じない。
逆に、第１あるいは第２のトランジスタ１０゜１１のど
ちらか一方のエミッタ領域６ｂの寸法が設計値に対して
大きく形成された場合には、抵抗１２．１３の対応する
ものの抵抗値４が減少し、双方のトランジスタのコレク
タ電流が増加するためやはシ差動増幅器としての電気的
特性のバランスは保たれることになる。
ちらか一方のエミッタ領域６ｂの寸法が設計値に対して
大きく形成された場合には、抵抗１２．１３の対応する
ものの抵抗値４が減少し、双方のトランジスタのコレク
タ電流が増加するためやはシ差動増幅器としての電気的
特性のバランスは保たれることになる。
即ち、本発明によれば第１のトランジスタと第２のトラ
ンジスタを隣接配置しなければならないという制約が犬
ｌ〕に緩和されるとともに隣接配置した場合には電気的
特性のバランスが更に一層良好な差動増幅器を得ること
ができる。
ンジスタを隣接配置しなければならないという制約が犬
ｌ〕に緩和されるとともに隣接配置した場合には電気的
特性のバランスが更に一層良好な差動増幅器を得ること
ができる。
なお５以上の説明におい又４直型を互いに入れ換えて加
トランジスタをＮＰＮ型からＰＮＰ型にしてもそのまま
成立することは趙うまでもな（ハ。
トランジスタをＮＰＮ型からＰＮＰ型にしてもそのまま
成立することは趙うまでもな（ハ。
第１図（５）および（Ｂ）は従来の差動増幅器の一例を
示す平面図および断面図である。第２図（６）および（
Ｂ）は本発明の一実施例による差動増幅器を示す平面図
および断面図でるる。 １・・・・・・Ｐ ｍ半導体基板、２・・・・・・Ｎ
型埋込層、３・・・・・・Ｎ型エピタキシャル層％ ４
・・・・・・Ｐ 型絶縁領域、５・・・・・・Ｐ型ベー
ス領域、６ａ・・・・・・Ｎ 型コレクタコンタクト領
域、６ｂ・・・・・・Ｎ 型エミッタ領域、６Ｃ・・・
・・・Ｎ 緘抵抗領域、７・・・・・・′電極金属。
示す平面図および断面図である。第２図（６）および（
Ｂ）は本発明の一実施例による差動増幅器を示す平面図
および断面図でるる。 １・・・・・・Ｐ ｍ半導体基板、２・・・・・・Ｎ
型埋込層、３・・・・・・Ｎ型エピタキシャル層％ ４
・・・・・・Ｐ 型絶縁領域、５・・・・・・Ｐ型ベー
ス領域、６ａ・・・・・・Ｎ 型コレクタコンタクト領
域、６ｂ・・・・・・Ｎ 型エミッタ領域、６Ｃ・・・
・・・Ｎ 緘抵抗領域、７・・・・・・′電極金属。
Claims (1)
- 単一の半導体基板に形成された第１のトランジスタと第
２のトランジスタと第１の抵抗と第２の抵抗とを有し、
前記第１のトランジスタと前記第２の抵抗とは近接配置
されておシ、前記第２のトランジスタと前記第１の抵抗
とは近接配置されておシ、前記第１のトランジスタのエ
ミッタは前記第１の抵抗の一端に接続され、前記第２の
トランジスタのエミッタは前記第２の抵抗の一端に接続
されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791784A JPS60200563A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791784A JPS60200563A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200563A true JPS60200563A (ja) | 1985-10-11 |
Family
ID=13069345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5791784A Pending JPS60200563A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6327048A (ja) * | 1986-07-18 | 1988-02-04 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1984
- 1984-03-26 JP JP5791784A patent/JPS60200563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6327048A (ja) * | 1986-07-18 | 1988-02-04 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
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