JPS6327048A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6327048A JPS6327048A JP61170621A JP17062186A JPS6327048A JP S6327048 A JPS6327048 A JP S6327048A JP 61170621 A JP61170621 A JP 61170621A JP 17062186 A JP17062186 A JP 17062186A JP S6327048 A JPS6327048 A JP S6327048A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は特性良好な縦型ＰＮＰ）ランジスタと抵抗素子
とを効率的に組み込んだ半導体集積回路に関する。
とを効率的に組み込んだ半導体集積回路に関する。
（ロ）従来の技術
従来の半導体集積回路は第３図に示す如く、Ｐ型シリコ
ン半導体基板（１）上に積層して形成したＮ型エピタキ
シャル層（２）と、基板（１）表面に形成し、た複数個
のＮ１型の埋込層（３）と、この埋込層（３）を夫々取
囲むようにエピタキシャル層（２）を貫通したＰ′″型
の分離領域（４）と、分離領域（４〉により島状に分離
きれた第１、第２の島領域（５ａ）（５ｂ）と、第１の
島領域（５ａ）表面に形成したＮ＋型のアイランドコン
タク下領域（６）及びイオン注入法等によりそれより浅
く形成されたＰ型の抵抗領域（７）と、第２の島領域（
５ｂ）の埋込層（３）に重畳して基板（１）表面から上
方向へ拡散形成したＰ１型のコレクタ埋込層（８）と、
第２の島領域（５ｂ）表面からコレクタ埋込層（８）ま
で達するＰ＋型のコレクタ導出領域（９）と、コレクタ
導出領域り９〉により区画きれたベース領域（１０）表
面に形成したＮ４型のベースコンタクト領域（１１）及
びＰ型のエミッタ領域（１２）と、エピタキシャル層（
２）表面を被覆する酸化膜（１３）及び酸化膜（１３）
を開孔したコンタクトホールを介して各領域とオーミッ
クコンタクトする電極（１４）とで構成されている。
ン半導体基板（１）上に積層して形成したＮ型エピタキ
シャル層（２）と、基板（１）表面に形成し、た複数個
のＮ１型の埋込層（３）と、この埋込層（３）を夫々取
囲むようにエピタキシャル層（２）を貫通したＰ′″型
の分離領域（４）と、分離領域（４〉により島状に分離
きれた第１、第２の島領域（５ａ）（５ｂ）と、第１の
島領域（５ａ）表面に形成したＮ＋型のアイランドコン
タク下領域（６）及びイオン注入法等によりそれより浅
く形成されたＰ型の抵抗領域（７）と、第２の島領域（
５ｂ）の埋込層（３）に重畳して基板（１）表面から上
方向へ拡散形成したＰ１型のコレクタ埋込層（８）と、
第２の島領域（５ｂ）表面からコレクタ埋込層（８）ま
で達するＰ＋型のコレクタ導出領域（９）と、コレクタ
導出領域り９〉により区画きれたベース領域（１０）表
面に形成したＮ４型のベースコンタクト領域（１１）及
びＰ型のエミッタ領域（１２）と、エピタキシャル層（
２）表面を被覆する酸化膜（１３）及び酸化膜（１３）
を開孔したコンタクトホールを介して各領域とオーミッ
クコンタクトする電極（１４）とで構成されている。
斯る構造において、縦型ＰＮＰ トランジスタのエミッ
タ領域（１２）は通常のＮＰＮトランジスタのベース拡
散工程で、ベースコンタクト領域（１１）及びアイラン
ドコンタクト領域（６）はＮＰＮ トランジスタのエミ
ッタ拡散工程で形成する。尚第２の島領域（５ｂ）に形
成した縦型ＰＮＰ ）ランジスタは、例えば特開昭５９
−２１１２７０号公報に記載きれている。
タ領域（１２）は通常のＮＰＮトランジスタのベース拡
散工程で、ベースコンタクト領域（１１）及びアイラン
ドコンタクト領域（６）はＮＰＮ トランジスタのエミ
ッタ拡散工程で形成する。尚第２の島領域（５ｂ）に形
成した縦型ＰＮＰ ）ランジスタは、例えば特開昭５９
−２１１２７０号公報に記載きれている。
（ハ）発明が解決しようとする問題点
しかしながら、従来の縦型ＰＮＰ トランジスタではエ
ミッタ領域（１２）とコレクタ埋込Ｊｌ（８）とのバン
チスルー効果による耐圧（ＶＣ！Ｏ）を維持するだめに
エピタキシャル層（２）を１１０ｌ１以上とかなり厚く
設定しなければならない。そのため第１の島領域（５ａ
）に形成した抵抗素子や他の素子、例えば通常のＮＰＮ
）ランジスタ等においてはエピタキシャル層（２）の厚
きが過剰になる欠点があった。
ミッタ領域（１２）とコレクタ埋込Ｊｌ（８）とのバン
チスルー効果による耐圧（ＶＣ！Ｏ）を維持するだめに
エピタキシャル層（２）を１１０ｌ１以上とかなり厚く
設定しなければならない。そのため第１の島領域（５ａ
）に形成した抵抗素子や他の素子、例えば通常のＮＰＮ
）ランジスタ等においてはエピタキシャル層（２）の厚
きが過剰になる欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、縦型ＰＮＰトラ
ンジスタのエミッタ領域（３２）をＮＰＮトランジスタ
のベースより浅いＰ型の拡散領域で形成し、且つそれを
イオン注入法等による高精度の抵抗領域（２７）と同時
に形成することにより従来の欠点を大幅に改善した半導
体集積回路を提供するものである。
ンジスタのエミッタ領域（３２）をＮＰＮトランジスタ
のベースより浅いＰ型の拡散領域で形成し、且つそれを
イオン注入法等による高精度の抵抗領域（２７）と同時
に形成することにより従来の欠点を大幅に改善した半導
体集積回路を提供するものである。
（＊）作用
本発明によれば之エミッタ領域（３２）をＮＰＮ）ラン
ジスタのベース又は縦型ＰＮＰトランジスタのベースコ
ンタクト領域（３１）より浅いＰ型の領域で形成したの
で、エピタキシャル層（２２）全体の厚きを薄くでき、
それによって他の素子においてのエピタキシャル層（２
２）の厚みを無駄の無い効率的な厚みに設定できる。
ジスタのベース又は縦型ＰＮＰトランジスタのベースコ
ンタクト領域（３１）より浅いＰ型の領域で形成したの
で、エピタキシャル層（２２）全体の厚きを薄くでき、
それによって他の素子においてのエピタキシャル層（２
２）の厚みを無駄の無い効率的な厚みに設定できる。
（へ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路の断面図を示し、
Ｐ型半導体基板＜２１）上に積層して形成したＮ型のエ
ピタキシャル層（２２）と、基板（２１）表面に形成し
た複数個のＮ０型の埋込層（２３）と、この埋込層（２
３）を夫々取囲むようにエピタキシャル層（２２）を貫
通したＰ０型の分離領域（ハ）と、分離領域（ハ）によ
り島状に接合分離された第１、第２の島領域（２５ａ）
（２５ｂ）と、第１の島領域（２５ｇ）表面に形成した
Ｎ“型のアイランドコンタクト領域（２６）及びこれよ
り浅くイオン注入法等により高精度に制御きれたＰ型の
抵抗領域（２７）と、第２の島領域（２５ｂ）の埋込層
（２３）に重畳して基板（２１）表面から上方向へ拡散
形成したＰ９型のコレクタ埋込層（２８）と、第２の島
領域＜２５ｂ）表面からコレクタ埋込ｆｆ１（２８）ま
で達するＰ４型のコレクタ導出領域（２９）と、コレク
タ導５出領域（２９）により区画された第２の島領域（
２５ｂ）で形成するベース領域（３０）の表面に形成し
たＮ′″型のベースコンタクト領域（３１）及び抵抗領
域（２７）と同一工程にて形成したＰ型のエミッタ領域
（３２）と、エピタキシャル層（２２）表面を被覆する
酸化膜（３３）と、酸化膜（３３）を開孔したコンタク
トホールを介して各領域とオーミックフンタクトする電
極（３４）とで構成している。
Ｐ型半導体基板＜２１）上に積層して形成したＮ型のエ
ピタキシャル層（２２）と、基板（２１）表面に形成し
た複数個のＮ０型の埋込層（２３）と、この埋込層（２
３）を夫々取囲むようにエピタキシャル層（２２）を貫
通したＰ０型の分離領域（ハ）と、分離領域（ハ）によ
り島状に接合分離された第１、第２の島領域（２５ａ）
（２５ｂ）と、第１の島領域（２５ｇ）表面に形成した
Ｎ“型のアイランドコンタクト領域（２６）及びこれよ
り浅くイオン注入法等により高精度に制御きれたＰ型の
抵抗領域（２７）と、第２の島領域（２５ｂ）の埋込層
（２３）に重畳して基板（２１）表面から上方向へ拡散
形成したＰ９型のコレクタ埋込層（２８）と、第２の島
領域＜２５ｂ）表面からコレクタ埋込ｆｆ１（２８）ま
で達するＰ４型のコレクタ導出領域（２９）と、コレク
タ導５出領域（２９）により区画された第２の島領域（
２５ｂ）で形成するベース領域（３０）の表面に形成し
たＮ′″型のベースコンタクト領域（３１）及び抵抗領
域（２７）と同一工程にて形成したＰ型のエミッタ領域
（３２）と、エピタキシャル層（２２）表面を被覆する
酸化膜（３３）と、酸化膜（３３）を開孔したコンタク
トホールを介して各領域とオーミックフンタクトする電
極（３４）とで構成している。
次に本発明による半導体集積回路の製造方法を図面を用
いて説明する。
いて説明する。
先ず第２図Ａに示す如く、Ｐ型半導体基板（２１）表面
の所定の領域に埋込層（２３）を形成するアンチモン＜
ｓｂ＞をデポジットし、所定の埋込Ｍ（２３）上及び埋
込層（２３）を囲む基板（２１）上には分離領域（ハ）
の下側拡散層（３５）及び縦型ＰＮＰトランジスタのコ
レクタ埋込層（２８）を形成するボロン（Ｂ）をデポジ
ットする。
の所定の領域に埋込層（２３）を形成するアンチモン＜
ｓｂ＞をデポジットし、所定の埋込Ｍ（２３）上及び埋
込層（２３）を囲む基板（２１）上には分離領域（ハ）
の下側拡散層（３５）及び縦型ＰＮＰトランジスタのコ
レクタ埋込層（２８）を形成するボロン（Ｂ）をデポジ
ットする。
次に第２図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によりＮ型のエピタキシャルＷＩ（２２）を７
〜８μｍ厚に積層して形成し、エビタキシャルＭ （２
２）表面より分離領域（ハ）の上側拡散層（３６）とコ
レクタ導出領域（２９）とを同時に選択拡散する。この
工程で先にデポジットしておいた不純物をドライブイン
し、上側拡散層（３６）は下側拡散層（３５）に、コレ
クタ導出領域（２９〉はコレクタ埋込層（２８）に夫々
到達するよう形成する。
相成長法によりＮ型のエピタキシャルＷＩ（２２）を７
〜８μｍ厚に積層して形成し、エビタキシャルＭ （２
２）表面より分離領域（ハ）の上側拡散層（３６）とコ
レクタ導出領域（２９）とを同時に選択拡散する。この
工程で先にデポジットしておいた不純物をドライブイン
し、上側拡散層（３６）は下側拡散層（３５）に、コレ
クタ導出領域（２９〉はコレクタ埋込層（２８）に夫々
到達するよう形成する。
続いて第２図Ｃに示す如く、第１の島領域（２５ａ）表
面にはアイランドコンタクト領域（２６）を、第２の島
領域（２５ｂ）表面にはベースコンタクト領域（３１）
を形成する。この工程は通常のＮＰＮ トランジスタの
エミッタ拡散工程で行うのが最も簡便である。
面にはアイランドコンタクト領域（２６）を、第２の島
領域（２５ｂ）表面にはベースコンタクト領域（３１）
を形成する。この工程は通常のＮＰＮ トランジスタの
エミッタ拡散工程で行うのが最も簡便である。
きらに第２図りに示す如く、イオン注入法等により第１
の島領域（２５ａ）表面には抵抗領域（２７）を、第２
の島領域（２５ｂ）表面にはエミッタ領域（３２）を夫
々形成する。この工程は拡散深さが深くならないように
最終の工程で行うことが望ましく、イオン注入は加速電
圧４０〜８０ＫｅＶ、 ドーズ量１０ ” 〜１０
” ａｔｏｍｓ−ｃｍ−”程度で行う。ソシテ最後に各
領域上に電極（３４）を配設して製造工程を終テする。
の島領域（２５ａ）表面には抵抗領域（２７）を、第２
の島領域（２５ｂ）表面にはエミッタ領域（３２）を夫
々形成する。この工程は拡散深さが深くならないように
最終の工程で行うことが望ましく、イオン注入は加速電
圧４０〜８０ＫｅＶ、 ドーズ量１０ ” 〜１０
” ａｔｏｍｓ−ｃｍ−”程度で行う。ソシテ最後に各
領域上に電極（３４）を配設して製造工程を終テする。
このようにして形成した半導体集積回路では、本発明の
特徴とする縦型ＰＮＰ トランジスタのエミッタ領域（
３２）を抵抗領域（２７）と同一工程で形成した０、５
〜１μｍとかなり浅い領域で形成したので、その分エピ
タキシャル層（２２）を薄く設定できる。つまり、縦型
ＰＮＰ トランジスタを組み込む際にはエミッタ領域（
３２）とコレクタ埋込層（２８）の拡散深さ及び耐圧（
Ｖｃｘｏ）を考慮したベース幅の総計の厚きがエピタキ
シャル層（２２）の厚さとして求められるのであるから
、エミッタ領域（３２）を浅くした分エピタキシャル層
（２２）を薄く設定できるのである。従って、本発明に
よればエピタキシャル層（２２）の厚さを抵抗素子や他
のＮＰＮ トランジスタ等にとって無駄の無い適切な値
に設定することができ、それによって効率的に縦型ＰＮ
Ｐトランジスタと抵抗素子とを、更には高速性が要求さ
れるようなＩＩＬ等との素子とも共存きせることができ
る。また分離領域（ハ〉の上側拡散層（３６）が浅くて
済むので、微細化にも寄与できる。
特徴とする縦型ＰＮＰ トランジスタのエミッタ領域（
３２）を抵抗領域（２７）と同一工程で形成した０、５
〜１μｍとかなり浅い領域で形成したので、その分エピ
タキシャル層（２２）を薄く設定できる。つまり、縦型
ＰＮＰ トランジスタを組み込む際にはエミッタ領域（
３２）とコレクタ埋込層（２８）の拡散深さ及び耐圧（
Ｖｃｘｏ）を考慮したベース幅の総計の厚きがエピタキ
シャル層（２２）の厚さとして求められるのであるから
、エミッタ領域（３２）を浅くした分エピタキシャル層
（２２）を薄く設定できるのである。従って、本発明に
よればエピタキシャル層（２２）の厚さを抵抗素子や他
のＮＰＮ トランジスタ等にとって無駄の無い適切な値
に設定することができ、それによって効率的に縦型ＰＮ
Ｐトランジスタと抵抗素子とを、更には高速性が要求さ
れるようなＩＩＬ等との素子とも共存きせることができ
る。また分離領域（ハ〉の上側拡散層（３６）が浅くて
済むので、微細化にも寄与できる。
尚斯る構造によれば、エミッタ領域（３２）の拡散深さ
が浅いので、電極（３４）のアロイスパイクによる短絡
が生じる可能性がある。そこで、電極（３４）にシリコ
ン（Ｓｉ）を含有するアルミニウム（Ａりを用いたり、
エミッタ領域（３２）上にポリシリコン膜を付着してか
らアルミニウムより成る電極（３４）を配設してアロイ
スパイク防止とすることができる。さらにポリシリコン
を用いるのであれば、エミッタ領域（３２）及び抵抗領
域（２７）をポリシリコン膜を拡散源とする拡散方法に
より形成することもできる。
が浅いので、電極（３４）のアロイスパイクによる短絡
が生じる可能性がある。そこで、電極（３４）にシリコ
ン（Ｓｉ）を含有するアルミニウム（Ａりを用いたり、
エミッタ領域（３２）上にポリシリコン膜を付着してか
らアルミニウムより成る電極（３４）を配設してアロイ
スパイク防止とすることができる。さらにポリシリコン
を用いるのであれば、エミッタ領域（３２）及び抵抗領
域（２７）をポリシリコン膜を拡散源とする拡散方法に
より形成することもできる。
（ト）発明の詳細
な説明した如く、本発明によればエピタキシャル層（２
２）の厚さを抵抗素子やその他の素子にとって無駄の無
い厚さに設定でき、且つ抵抗素子と縦型ＰＮＰ ）−ラ
ンジスタとを効率的に共存できるという利点を有する。
２）の厚さを抵抗素子やその他の素子にとって無駄の無
い厚さに設定でき、且つ抵抗素子と縦型ＰＮＰ ）−ラ
ンジスタとを効率的に共存できるという利点を有する。
またエピタキシャル層（２２）を薄く設定できるので、
分離領域（ハ）の横方向拡散が小さくて済み、微細化に
も寄与できる利点をも有する。
分離領域（ハ）の横方向拡散が小さくて済み、微細化に
も寄与できる利点をも有する。
第１図は本発明を説明するための断面図、第２図Ａ乃至
りは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来の半導体集積回路を示
す断面図である。 （２１）はＰ型半導体基板、 （２２）はエピタキシャ
ル層、 （聾）は分離領域、 （２７）は抵抗領域、（
２８）はコレクタ埋込層、（３２）はエミッタ領域であ
る。
りは夫々本発明による半導体集積回路の製造方法を説明
するための断面図、第３図は従来の半導体集積回路を示
す断面図である。 （２１）はＰ型半導体基板、 （２２）はエピタキシャ
ル層、 （聾）は分離領域、 （２７）は抵抗領域、（
２８）はコレクタ埋込層、（３２）はエミッタ領域であ
る。
Claims (1)
- （１）一導電型半導体基板上に積層して形成した逆導電
型のエピタキシャル層と、前記基板表面に形成した複数
個の逆導電型の埋込層と、この埋込層を夫々囲むように
前記エピタキシャル層を貫通した一導電型の上下分離領
域と、該上下分離領域により島状に分離された第１、第
２の島領域と、該第１の島領域表面に形成した一導電型
の抵抗領域と、前記第２の島領域の前記埋込層に重畳し
て形成した一導電型のコレクタ埋込層と、前記第２の島
領域表面から前記コレクタ埋込層に到達するように形成
した一導電型のコレクタ導出領域と、該コレクタ導出領
域により区画された前記第２の島領域表面に形成した逆
導電型のベースコンタクト領域と、前記区画された第２
の島領域表面に前記抵抗領域と同一工程で形成した前記
ベースコンタクト領域より浅い一導電型のエミッタ領域
とを具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170621A JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170621A JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327048A true JPS6327048A (ja) | 1988-02-04 |
| JP2517237B2 JP2517237B2 (ja) | 1996-07-24 |
Family
ID=15908267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170621A Expired - Lifetime JP2517237B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517237B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123051A (ja) * | 1983-12-08 | 1985-07-01 | Nec Corp | 半導体装置 |
| JPS60200563A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-07-18 JP JP61170621A patent/JP2517237B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123051A (ja) * | 1983-12-08 | 1985-07-01 | Nec Corp | 半導体装置 |
| JPS60200563A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517237B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |