JPS62216357A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS62216357A JPS62216357A JP61060017A JP6001786A JPS62216357A JP S62216357 A JPS62216357 A JP S62216357A JP 61060017 A JP61060017 A JP 61060017A JP 6001786 A JP6001786 A JP 6001786A JP S62216357 A JPS62216357 A JP S62216357A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- pnp transistor
- vertical pnp
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 239000006185 dispersion Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000009193 crawling Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＰＮＰ トランジスタとＩＩＬ（Ｉｎｔｅ
ｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）とを組み込ん半導体集積回路の製造方法の改良に関す
る。
ｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）とを組み込ん半導体集積回路の製造方法の改良に関す
る。
（ロ）従来の技術
従来の半導体集積回路の製造方法を第２図（イ）乃至第
２図（＊）を用いて説明する。
２図（＊）を用いて説明する。
先ず第２図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込ＮＩ（
２ａ）（２ｂ）を形成し、埋込層（ｚａ）（２ｂ）を囲
む基板（１）表面及び所定の埋込層（２ａ）上にはボロ
ン（Ｂ）をデポジットして上下分離領域（３）の上拡散
層（４〉及び縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）を形成する。
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込ＮＩ（
２ａ）（２ｂ）を形成し、埋込層（ｚａ）（２ｂ）を囲
む基板（１）表面及び所定の埋込層（２ａ）上にはボロ
ン（Ｂ）をデポジットして上下分離領域（３）の上拡散
層（４〉及び縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）を形成する。
次に第２図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚きに形成する。
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚きに形成する。
次に第２図（）１〉に示す如く、エピタキシャル層（６
）表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン
注入し、縦型ＰＮＰ ）ランジスタのベース領域（７）
を付着する。このイオン注入はドーズ量１０’”〜ｌ
Ｑ ”ａｍ−”、加速電圧８０〜１００ＫｅＶで行う。
）表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン
注入し、縦型ＰＮＰ ）ランジスタのベース領域（７）
を付着する。このイオン注入はドーズ量１０’”〜ｌ
Ｑ ”ａｍ−”、加速電圧８０〜１００ＫｅＶで行う。
そして他の埋込層（２ｂ）上にはボロン（Ｂ）をイオン
注入し、ＩＩＬのベース領域（８）を付着する。このイ
オン注入はドーズ量１０１３〜１ｏ１１、加速電圧８０
〜１００ＫｅＶで行う。
注入し、ＩＩＬのベース領域（８）を付着する。このイ
オン注入はドーズ量１０１３〜１ｏ１１、加速電圧８０
〜１００ＫｅＶで行う。
次に第２図（二〉に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰ トランジスタのコレクタ導出領域（１ｏ）を拡散
し、同時に上拡散層（４）、縦型ＰＮＰ トランジスタ
のコレクタ埋込層（５）及びベース領域（７）、ＩＩＬ
のベース領域（８）をドライブインする。この工程で上
拡散層（９）と上拡散層（４）が連結して上下分離領域
（３）を形成し、エピタキシャル層（６）を接合分離し
て第１、第２の島領域（１１）（１２）を形成する。ま
たコレクタ導出領域（１０）はコレクタ埋込層（５）ま
で達し、ベース領域（７〉を囲む。具体的にはエピタキ
シャル層（６）の厚みが１３μｍであれば、上拡散Ｍ（
９）は約９μｍ、下拡散Ｈ（４）とコレクタ埋込層（５
）は約７μｍの深きに拡散し、縦型ＰＮＰ トランジス
タのベース領域（７）とＩＩＬのベース領域（８）は共
に約４μｍの深きにドライブインする。
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰ トランジスタのコレクタ導出領域（１ｏ）を拡散
し、同時に上拡散層（４）、縦型ＰＮＰ トランジスタ
のコレクタ埋込層（５）及びベース領域（７）、ＩＩＬ
のベース領域（８）をドライブインする。この工程で上
拡散層（９）と上拡散層（４）が連結して上下分離領域
（３）を形成し、エピタキシャル層（６）を接合分離し
て第１、第２の島領域（１１）（１２）を形成する。ま
たコレクタ導出領域（１０）はコレクタ埋込層（５）ま
で達し、ベース領域（７〉を囲む。具体的にはエピタキ
シャル層（６）の厚みが１３μｍであれば、上拡散Ｍ（
９）は約９μｍ、下拡散Ｈ（４）とコレクタ埋込層（５
）は約７μｍの深きに拡散し、縦型ＰＮＰ トランジス
タのベース領域（７）とＩＩＬのベース領域（８）は共
に約４μｍの深きにドライブインする。
次に第２図（＊）に示す如く、エピタキシャル層（６）
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰ）ランジスタのエミッタ領域（１３
）を、第２の島領域（１２）には、ＩＩＬのインジェク
タ領域（１４）及びベースコンタクト領域（１５）を夫
々形成し、続いてリン（Ｐ）を選択拡散して第１の島領
域（１１〉には縦型ＰＮＰ トランジスタのベースコン
タクト領域（１６）を、第２の島領域（１２）にはＩＩ
Ｌのコレクタ領域（１７）を夫々形成する。
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰ）ランジスタのエミッタ領域（１３
）を、第２の島領域（１２）には、ＩＩＬのインジェク
タ領域（１４）及びベースコンタクト領域（１５）を夫
々形成し、続いてリン（Ｐ）を選択拡散して第１の島領
域（１１〉には縦型ＰＮＰ トランジスタのベースコン
タクト領域（１６）を、第２の島領域（１２）にはＩＩ
Ｌのコレクタ領域（１７）を夫々形成する。
この様にして第１の島領域（１１）に形成した縦型ＰＮ
Ｐ トランジスタは、活性ベースの大部分をイオン注入
により形成したベース領域（７）で形成するので、その
不純物濃度が内部にドリフト電界を生じさせてキャリア
の走行速度を増大させ、高い利得帯域幅積ｆ□が得られ
ている。また縦型ＰＮＰトランジスタのｈｔｘはほぼベ
ース領域（７）で決定きれるので、エピタキシャル層（
６）の比抵抗や厚さがばらついてもｈ□はあまりばらつ
かない。同所る構造の縦型ＰＮＰトランジスタは、例え
ば特開昭５９−２１１２７０号公報に記載されている。
Ｐ トランジスタは、活性ベースの大部分をイオン注入
により形成したベース領域（７）で形成するので、その
不純物濃度が内部にドリフト電界を生じさせてキャリア
の走行速度を増大させ、高い利得帯域幅積ｆ□が得られ
ている。また縦型ＰＮＰトランジスタのｈｔｘはほぼベ
ース領域（７）で決定きれるので、エピタキシャル層（
６）の比抵抗や厚さがばらついてもｈ□はあまりばらつ
かない。同所る構造の縦型ＰＮＰトランジスタは、例え
ば特開昭５９−２１１２７０号公報に記載されている。
そして第２島領域（１２〉に形成したＩＩＬは、島領域
（１２〉をエミッタとする逆方向縦型ＮＰＮトランジス
タの活性ベースを低濃度でベースコンタクト領域（１５
）より深いベース領域（８）で形成するので、ベース幅
が広くても高い逆βが得られる。またベース幅が広いの
で、コレクタ領域（１７）のばらつきによる逆βの変動
が少い。同所る構造は、例えば特願昭６０−２０６９７
１号に記載されている。
（１２〉をエミッタとする逆方向縦型ＮＰＮトランジス
タの活性ベースを低濃度でベースコンタクト領域（１５
）より深いベース領域（８）で形成するので、ベース幅
が広くても高い逆βが得られる。またベース幅が広いの
で、コレクタ領域（１７）のばらつきによる逆βの変動
が少い。同所る構造は、例えば特願昭６０−２０６９７
１号に記載されている。
（ハ）発明が解決しようとする問題点
しかしながら、ＩＩＬの高速性を活かすにはエピタキシ
ャル層（６）を薄くしてＩＩＬのベース領域（８）底部
から埋込層（２ｂ）までの距離を縮めた方が有利である
。ところが従来の製造方法では上下分離領域（３）の上
拡散層（９）を拡散すると同時に、［型ＰＮＰトランジ
スタのコレクタ埋込層（５）とベース領域（７）及びＩ
ＩＬのベース領域（８）をドライブインしている。その
ため上拡散層（９）の拡散工程にはこれらの領域を十分
に深く拡散して所定の特性を得るだけの処理時間が要求
される。しかも上拡散層（９）と不払散層（４）とでは
、上拡散層（９）の方が供給される不純物が多い状態、
即ちボロン（Ｂ）を多量に含む拡散源膜を付着したまま
の状態で拡散するため、どうしても上拡散層（９）の方
が不払散層（４）より深く形成されてしまう。
ャル層（６）を薄くしてＩＩＬのベース領域（８）底部
から埋込層（２ｂ）までの距離を縮めた方が有利である
。ところが従来の製造方法では上下分離領域（３）の上
拡散層（９）を拡散すると同時に、［型ＰＮＰトランジ
スタのコレクタ埋込層（５）とベース領域（７）及びＩ
ＩＬのベース領域（８）をドライブインしている。その
ため上拡散層（９）の拡散工程にはこれらの領域を十分
に深く拡散して所定の特性を得るだけの処理時間が要求
される。しかも上拡散層（９）と不払散層（４）とでは
、上拡散層（９）の方が供給される不純物が多い状態、
即ちボロン（Ｂ）を多量に含む拡散源膜を付着したまま
の状態で拡散するため、どうしても上拡散層（９）の方
が不払散層（４）より深く形成されてしまう。
従ってエピタキシャル層（６）を薄くしても上拡散層（
９）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
９）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、上下分離領域（
３）の不払散層（４）と縦型ＰＮＰ １〜ランジスタの
コレクタ埋込層（５）をエピタキシャル層（６）の厚み
の半分以上はい上げて拡散し、同時に縦型ＰＮＰトラン
ジスタのベース領域（７〉とＩＩＩ、のベース領域（８
）を十分に深くドライブインした後、上下分離領域（３
）の上拡散層（９）を形成することにより、集積度を大
幅に向上した、縦型ＰＮＰトランジスタとＩＩＬとを共
存させた半導体集積回路の製造方法を提供するものであ
る。
３）の不払散層（４）と縦型ＰＮＰ １〜ランジスタの
コレクタ埋込層（５）をエピタキシャル層（６）の厚み
の半分以上はい上げて拡散し、同時に縦型ＰＮＰトラン
ジスタのベース領域（７〉とＩＩＩ、のベース領域（８
）を十分に深くドライブインした後、上下分離領域（３
）の上拡散層（９）を形成することにより、集積度を大
幅に向上した、縦型ＰＮＰトランジスタとＩＩＬとを共
存させた半導体集積回路の製造方法を提供するものであ
る。
（ホ）作用
本発明によれば、あらかじめ不払散層（４）をエピタキ
シャル層（６）の厚みの半分以上はい上げて拡散した後
に上拡散層（９）を形成するので、上拡散層（９）を浅
くでき、その横方向拡散を抑えて表面占有面積を減少で
きる。しかも縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）とベース領域（７）及びＩＩＬのベース領域（
８）は不払散層（４）と同時にドライブインするので、
各々の領域を十分に深く形成できる。
シャル層（６）の厚みの半分以上はい上げて拡散した後
に上拡散層（９）を形成するので、上拡散層（９）を浅
くでき、その横方向拡散を抑えて表面占有面積を減少で
きる。しかも縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）とベース領域（７）及びＩＩＬのベース領域（
８）は不払散層（４）と同時にドライブインするので、
各々の領域を十分に深く形成できる。
従って特性良好な縦型ＰＮＰＩ−ランジスタとＩＩＬを
一体化共存でき、且つ集積度を大幅に向上できる。
一体化共存でき、且つ集積度を大幅に向上できる。
（へ）実施例
以下本発明の半導体集積回路の製造方法を第１図（イ）
乃至（へ）を用いて詳細に説明する。
乃至（へ）を用いて詳細に説明する。
先ず第１図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ）を形成し、埋込層（２ａ） （２ｂ）を囲
む基板（１）表面及び所定の埋込層（２８）上にはボロ
ン（Ｂ）をデポジットして上下分離領域（３）の不払散
層（４）及び縦型ＰＮＰ）ランジスタのコレクタ埋込層
（５〉を形成する。
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ）を形成し、埋込層（２ａ） （２ｂ）を囲
む基板（１）表面及び所定の埋込層（２８）上にはボロ
ン（Ｂ）をデポジットして上下分離領域（３）の不払散
層（４）及び縦型ＰＮＰ）ランジスタのコレクタ埋込層
（５〉を形成する。
次に第１図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
次に第１図（ハ）に示す如く、エピタキシャル層（６）
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０１”〜ｌ Ｑ
”ａｎ−”、加速電圧８０〜１００ＫｅＶで行う。そ
して他の埋込層（２ｂ）上にはボロン（Ｂ）をイオン注
入し、ＩＩＬのベース領域（８）を付着する。このイオ
ン注入はドーズ量１０″〜１０１４、加速電圧８０〜１
００ＫｅＶで行う。尚本工程では先にボロン（Ｂ）をイ
オン注入し、続いてリン（Ｐ）をイオン注入してもよい
ことは言うまでもない。
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０１”〜ｌ Ｑ
”ａｎ−”、加速電圧８０〜１００ＫｅＶで行う。そ
して他の埋込層（２ｂ）上にはボロン（Ｂ）をイオン注
入し、ＩＩＬのベース領域（８）を付着する。このイオ
ン注入はドーズ量１０″〜１０１４、加速電圧８０〜１
００ＫｅＶで行う。尚本工程では先にボロン（Ｂ）をイ
オン注入し、続いてリン（Ｐ）をイオン注入してもよい
ことは言うまでもない。
次に第１図（ニ）に示す如く、基板（１）全体に約１２
００℃、２時間の熱処理を加えることにより上下分離領
域（３）の不払散層（４）と縦型ＰＮＰ トランジスタ
のコレクタ埋込層（５）とをエピタキシャル層（６）の
厚みの半分以上はい上げて拡散し、同時に縦型ＰＮＰ
トランジスタのベース領域（７）とＩＩＬのベース領域
（８）をドライブインする。具体的には、不払散層（４
）とコレクタ埋込層（５）は約５μｍはい上げて拡散し
、縦型ＰＮＰ トランジスタのベース領域（７）とＩＩ
Ｌのベース領域（８）は約３μｍの深さに拡散する。従
って縦型ＰＮＰトランジスタのベース領域（７）はコレ
クタ埋込層（５）に完全に到達する。尚ベース領域（７
）の不純物濃度を本実施例よりやや低くしてコレクタ埋
込層（５）に完全に到達しない構造としても何ら問題無
い。モして埋込層（２ａ）（２ｂ）は約２μｍの深さに
はい上げる。
００℃、２時間の熱処理を加えることにより上下分離領
域（３）の不払散層（４）と縦型ＰＮＰ トランジスタ
のコレクタ埋込層（５）とをエピタキシャル層（６）の
厚みの半分以上はい上げて拡散し、同時に縦型ＰＮＰ
トランジスタのベース領域（７）とＩＩＬのベース領域
（８）をドライブインする。具体的には、不払散層（４
）とコレクタ埋込層（５）は約５μｍはい上げて拡散し
、縦型ＰＮＰ トランジスタのベース領域（７）とＩＩ
Ｌのベース領域（８）は約３μｍの深さに拡散する。従
って縦型ＰＮＰトランジスタのベース領域（７）はコレ
クタ埋込層（５）に完全に到達する。尚ベース領域（７
）の不純物濃度を本実施例よりやや低くしてコレクタ埋
込層（５）に完全に到達しない構造としても何ら問題無
い。モして埋込層（２ａ）（２ｂ）は約２μｍの深さに
はい上げる。
次に第１図（＊）に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのフレフタ導出領域〈１０）を同時に
選択拡散し、上下分離領域（３）をエビタキシャル層（
６〉の厚みの半分より浅い位置で連結して第１、第２の
島領域（１１）（１２）を形成する。
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのフレフタ導出領域〈１０）を同時に
選択拡散し、上下分離領域（３）をエビタキシャル層（
６〉の厚みの半分より浅い位置で連結して第１、第２の
島領域（１１）（１２）を形成する。
本工程は本発明の特徴とする工程で、あらかじめ不払散
層（４）をエピタキシャル層（６）の厚みの半分以上は
い上げて拡散し、同時に縦型ＰＮＰトランジスタのコレ
クタ埋込層（５）とベース領域（７）及びＩＩＬのベー
ス領域（８）を十分に深くドライブインした後、上拡散
層（９）を形成するので、上拡散層（９）はこれらの領
域に制約きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。このため上拡散層（９）の横方
向拡散を約３μｍに抑えることができ、それらの表面占
有面積を大幅に縮小できる。具体的には、拡散窓の幅が
４μｍであれば上拡散！（９）とコレクタ導出領域（１
０）の幅は約１０μｍに形成される。また不払散層（４
）は上拡散層（９）より深く形成した分だけ幅広になり
、幅が約１４μｍに形成される。
層（４）をエピタキシャル層（６）の厚みの半分以上は
い上げて拡散し、同時に縦型ＰＮＰトランジスタのコレ
クタ埋込層（５）とベース領域（７）及びＩＩＬのベー
ス領域（８）を十分に深くドライブインした後、上拡散
層（９）を形成するので、上拡散層（９）はこれらの領
域に制約きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。このため上拡散層（９）の横方
向拡散を約３μｍに抑えることができ、それらの表面占
有面積を大幅に縮小できる。具体的には、拡散窓の幅が
４μｍであれば上拡散！（９）とコレクタ導出領域（１
０）の幅は約１０μｍに形成される。また不払散層（４
）は上拡散層（９）より深く形成した分だけ幅広になり
、幅が約１４μｍに形成される。
次に第１図（へ）に示す如く、エピタキシャル層（６）
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰＩ−ランジスタのエミッタ領域（１
３）を、第２の島領域（１２〉にはＩＩＬのインジェク
タ領域（１４）とベースコンタクト領域（１５）を夫々
的２μｍの深さに拡散し、続いてエピタキシャルＪ！
（６）表面よりリン（Ｐ）を選択拡散し、第１の島領域
（１１）には縦型ＰＮＰ トランジスタのベースコンタ
クト領域（１６）を、第２の島領域（１２）にはＩＩＬ
のコレクタ領域（１７）を夫々的１．５μｍの深さに形
成する。
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰＩ−ランジスタのエミッタ領域（１
３）を、第２の島領域（１２〉にはＩＩＬのインジェク
タ領域（１４）とベースコンタクト領域（１５）を夫々
的２μｍの深さに拡散し、続いてエピタキシャルＪ！
（６）表面よりリン（Ｐ）を選択拡散し、第１の島領域
（１１）には縦型ＰＮＰ トランジスタのベースコンタ
クト領域（１６）を、第２の島領域（１２）にはＩＩＬ
のコレクタ領域（１７）を夫々的１．５μｍの深さに形
成する。
この様に形成した半導体集積回路では、上拡散層（９）
を浅くできるので、その横方向拡散を抑え、表面占有面
積を大幅に縮小できる。この時下拡散層（４）は上拡散
層（９）より幅広に形成するものの、その周端部は横方
向拡散によって湾曲し、基板（１）表面から上方向に向
って徐々に幅狭になるので、基板（１）表面で約１４μ
ｍの幅があっても不払散層（４）最上部では拡散窓の線
幅である約４μｍになる。従って幅広に形成した不払散
層（４）はエピタキシャル層（６）表面における集積度
の向上を妨げず、上下分離領域（３）の表面占有面積は
上拡散層（９）のみで決定できるので集積度を大幅＝１
１− に向上できる。
を浅くできるので、その横方向拡散を抑え、表面占有面
積を大幅に縮小できる。この時下拡散層（４）は上拡散
層（９）より幅広に形成するものの、その周端部は横方
向拡散によって湾曲し、基板（１）表面から上方向に向
って徐々に幅狭になるので、基板（１）表面で約１４μ
ｍの幅があっても不払散層（４）最上部では拡散窓の線
幅である約４μｍになる。従って幅広に形成した不払散
層（４）はエピタキシャル層（６）表面における集積度
の向上を妨げず、上下分離領域（３）の表面占有面積は
上拡散層（９）のみで決定できるので集積度を大幅＝１
１− に向上できる。
さらに第１の島領域（１１）に形成した縦型ＰＮＰトラ
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を不払散層（４）と同時に形成するので十分に深く形
成できる。従って活性ベースとなる領域の全部又は略全
部をイオン注入により形成したベース領域（７）で形成
できるので、従来と同等かそれ以上の高いｆＴが得られ
、且つｈｙａのばらつきも少い。モしてボロン（Ｂ）と
アンチモン（ｓｂ）の拡散係数の差で形成するコレクタ
埋込層（５）も埋込層（２ａ）より大きくはい上り、必
要且つ十分なりｃ８（ｓａｔ）が得られる。
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を不払散層（４）と同時に形成するので十分に深く形
成できる。従って活性ベースとなる領域の全部又は略全
部をイオン注入により形成したベース領域（７）で形成
できるので、従来と同等かそれ以上の高いｆＴが得られ
、且つｈｙａのばらつきも少い。モしてボロン（Ｂ）と
アンチモン（ｓｂ）の拡散係数の差で形成するコレクタ
埋込層（５）も埋込層（２ａ）より大きくはい上り、必
要且つ十分なりｃ８（ｓａｔ）が得られる。
きらに第２の島領域（１２）に形成したＩＩＬでは、島
領域（１２）をエミッタとする逆方向縦型ＮＰＮトラン
ジスタの活性ベースがイオン注入により形成した低濃度
のベース領域（８）で形成され、且つベース領域（８）
が深く拡散されることとエピタキシャル層（６）を薄く
したことによりベース領域（８〉底部から埋込層（２ｂ
）までが接近するので、ベース幅が広くても高い逆βが
得られる。
領域（１２）をエミッタとする逆方向縦型ＮＰＮトラン
ジスタの活性ベースがイオン注入により形成した低濃度
のベース領域（８）で形成され、且つベース領域（８）
が深く拡散されることとエピタキシャル層（６）を薄く
したことによりベース領域（８〉底部から埋込層（２ｂ
）までが接近するので、ベース幅が広くても高い逆βが
得られる。
（ト）発明の詳細
な説明した如く本発明によれば、あらかじめ不払散Ｊ！
！（４）をエピタキシャル層（６）の厚みの半分以上は
い上げた後、上拡散層（９）を形成するので、上拡散層
（９）を浅くでき、その横方向拡散を抑えて集積度を大
幅に向上できるという利点を有する。
！（４）をエピタキシャル層（６）の厚みの半分以上は
い上げた後、上拡散層（９）を形成するので、上拡散層
（９）を浅くでき、その横方向拡散を抑えて集積度を大
幅に向上できるという利点を有する。
ひらに本発明によれば、不払散層（４）と同時に縦型Ｐ
ＮＰトランジスタのコレクタ埋込層（５）とベース領域
（７）及びＩＩＬのベース領域（８）をドライブインす
るので、各々十分な拡散深さが得られ、それによって必
要且つ十分なＶｃｉ（ｓｅｔ）、ｆＴ、ｈＦｌｌのばら
つきを有する縦型ＰＮＰ トランジスタと逆βを向上し
て更に高速化したＩＩＬとを一体化共存できるという利
点を有する。
ＮＰトランジスタのコレクタ埋込層（５）とベース領域
（７）及びＩＩＬのベース領域（８）をドライブインす
るので、各々十分な拡散深さが得られ、それによって必
要且つ十分なＶｃｉ（ｓｅｔ）、ｆＴ、ｈＦｌｌのばら
つきを有する縦型ＰＮＰ トランジスタと逆βを向上し
て更に高速化したＩＩＬとを一体化共存できるという利
点を有する。
また本発明によれば、上拡散層（９）の拡散時間が短い
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに不払散層（４）を上拡散層（９）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに不払散層（４）を上拡散層（９）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
第１図（イ）乃至第１図（へ）は本発明による製造方法
を説明するための断面図、第２図（り乃至第２図（ホ）
は従来の製造方法を説明するための断面図である。 （１）は半導体基板、 （２ａ）（２ｂ）は埋込層、
（４）は上下分離領域（３〉の不払散層、 （５）は縦
型ＰＮＰトランジスタのフレフタ埋込層、 （６〉はエ
ピタキシャル層、 （７）は縦型ＰＮＰ ｌ−ランジス
クのベース領域、 （８）はＩＩＬのベース領域、（９
〉は上下分離領域〈３）の上拡散層である。 出願人 三洋！機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 味 派 派
を説明するための断面図、第２図（り乃至第２図（ホ）
は従来の製造方法を説明するための断面図である。 （１）は半導体基板、 （２ａ）（２ｂ）は埋込層、
（４）は上下分離領域（３〉の不払散層、 （５）は縦
型ＰＮＰトランジスタのフレフタ埋込層、 （６〉はエ
ピタキシャル層、 （７）は縦型ＰＮＰ ｌ−ランジス
クのベース領域、 （８）はＩＩＬのベース領域、（９
〉は上下分離領域〈３）の上拡散層である。 出願人 三洋！機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 味 派 派
Claims (1)
- （１）一導電型半導体基板表面に複数の埋込層を形成す
る逆導電型の不純物を付着し、該埋込層を囲む前記基板
表面には上下分離領域の下拡散層を、所定の前記埋込層
上には縦型ＰＮＰトランジスタのコレクタ埋込層を夫々
形成する一導電型の不純物を付着する工程、前記基板全
面に逆導電型のエピタキシャル層を積層する工程、 前記エピタキシャル層表面の前記所定の埋込層上には前
記縦型ＰＮＰトランジスタのベース領域を形成する逆導
電型の不純物を、他の前記埋込層上にはＩＩＬのベース
領域を形成する一導電型の不純物を夫々付着する工程、 前記基板全体を加熱処理して前記下拡散層と前記コレク
タ埋込層を前記エピタキシャル層の厚みの半分以上はい
上げて拡散し、同時に前記縦型ＰＮＰトランジスタのベ
ース領域と前記ＩＩＬのベース領域をドライブインする
工程、 前記エピタキシャル層表面より前記上下分離領域の上拡
散層を前記下拡散層に到達するまで選択拡散して第１、
第２の島領域を形成し、同時に前記第１の島領域には前
記縦型ＰＮＰトランジスタのコレクタ導出領域を形成す
る工程、 前記エピタキシャル層表面より一導電型の不純物を選択
拡散し、前記第１の島領域には前記縦型ＰＮＰトランジ
スタのエミッタ領域を、前記第２の島領域にはＩＩＬの
インジェクタ領域及びベースコンタクト領域を夫々形成
し、続いて逆導電型の不純物を選択拡散して前記第１の
島領域には前記縦型ＰＮＰトランジスタのベースコンタ
クト領域を、前記第２の島領域には前記ＩＩＬのコレク
タ領域を夫々形成する工程とを具備することを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060017A JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060017A JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216357A true JPS62216357A (ja) | 1987-09-22 |
| JPH0577298B2 JPH0577298B2 (ja) | 1993-10-26 |
Family
ID=13129867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060017A Granted JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161753A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250686A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Production of semiconductor device |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-03-18 JP JP61060017A patent/JPS62216357A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250686A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Production of semiconductor device |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161753A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577298B2 (ja) | 1993-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4379726A (en) | Method of manufacturing semiconductor device utilizing outdiffusion and epitaxial deposition | |
| KR0171128B1 (ko) | 수직형 바이폴라 트랜지스터 | |
| JPS62216357A (ja) | 半導体集積回路の製造方法 | |
| JPS62216356A (ja) | 半導体集積回路の製造方法 | |
| JPS62219557A (ja) | 半導体集積回路の製造方法 | |
| JP2627289B2 (ja) | 半導体集積回路の製造方法 | |
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6376359A (ja) | 半導体集積回路の製造方法 | |
| JPS63202965A (ja) | 半導体装置 | |
| JPS62214662A (ja) | 縦型ｐｎｐトランジスタの製造方法 | |
| JPH0439787B2 (ja) | ||
| JPS62216355A (ja) | 半導体注入集積論理回路装置の製造方法 | |
| JPS62219556A (ja) | 半導体集積回路の製造方法 | |
| JPH0577301B2 (ja) | ||
| JPS62214657A (ja) | 半導体集積回路装置の製造方法 | |
| JPS62193143A (ja) | 半導体集積回路装置の製造方法 | |
| JP3135615B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6347965A (ja) | 半導体集積回路 | |
| JPS632366A (ja) | 半導体集積回路 | |
| JPS62193142A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JPH0451526A (ja) | 半導体装置およびその製造方法 | |
| JPH0451067B2 (ja) | ||
| JPS6230372A (ja) | 半導体集積回路の製造方法 | |
| JPS6327049A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |