JPS62193142A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はエピタキシャル層を上下分離した半導体集積回
路装置の製造方法の改良に関する。

（ロ）従来の技術 例えば特開昭６０−１３６２５０号公報に記載の装置に
用いられている上下分離方法は、エピタキシャル層表面
での横拡散を抑えることができるので通常の分離方法よ
り微細化できるという特徴を有する。

この様な装置の製造方法を第２図（イ）乃至第２図（ニ
）を用いて説明する。

先ず第２図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（Ｓｂ）をデポジットしてＮ＋型の埋込層（２
）を形成し、統いて埋込層（２）を囲む基板（１）表面
には選択的にボロン（Ｂ）をデポジットして上下分離領
域（６）の上拡散層＜２）を形成しておく。

次に第２図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ−型のエピタキシャル層（４）を所
定厚さに形成する。この時埋込層（２）および上拡散層
（３）は上下方向に若干拡散される。

さらに第２図（ハ）に示す如く、エピタキシャル層＜４
）表面から上下分離領域（６）の上拡散層（５）を選択
拡散し、同時に基板（１）表面からはい上げて拡散した
上拡散層（３）と連結して完全に上下分離領域（６）を
形成する。この拡散工程は約１２００℃で３〜４時間行
い、エピタキシャル層（４）の厚みを１３μｍとすると
上拡散層（５）は約１０１１ｍの深さに拡散され、上拡
散層（３）は約５μｍの深さにはい上げられている。す
ると拡散深さに比例して拡散窓周端から横方向に拡散き
れるので、最終的に上下分離領域（６）の幅はエピタキ
シャル層（４）表面では約２４μｍ、基板（１）表面で
は約１４μｍにも達してしまう。尚この時に埋込層（２
）も約４μｍの深さにはい上げられている。

そして第２図り二）に示す如く、上下分離領域（６）で
囲まれたエピタキシャル層（４）で形成された島領域（
７）にＰ型のベース領域（８）を選択拡散し、統いてＮ
″″型のエミッタ領域（９）とコレクタコンタクト領域
（１０）を選択拡散してＮＰＮ型のトランジスタを形成
する。

（ハ）発明が解決しようとする問題点 しかしながら斯上した従来の製造方法においても、上下
分離領域（６）の上拡散層（５）と上拡散層（３）とを
同時に拡散形成しているので、不純物濃度等の関係で上
拡散層＜５）を上拡散層（３）よりかなり深く拡散する
必要があった。このため拡散時間が３〜４時間と長く、
上拡散層（５）の横方向拡散も大きくなるのでエピタキ
シャル層（４）表面の占有面積が大きく集積度を更に向
上できない欠点があった。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、上下分離領域（
６）の上拡散層（３）をエピタキシャル層（４）の厚み
の半分以上法くはい上げて拡散した後、上下分離領域（
６）の上拡散層（５）を拡散することにより上拡散Ｍ（
５）の占有面積を大幅に縮小した半導体集積回路装置の
製造方法を提供するものである。

（ネ）作用 本発明によればあらかじめ上下分離領域（６）の上拡散
層（３）をエピタキシャル層（４）内に深くはい上げて
拡散した後、上拡散層（５）を拡散するので、不拡散Ｂ
（３）は十分に深く且つ幅広に形成できる一方、上拡散
層（５）は十分に浅く且つ幅狭に形成できる。この結果
、エピタキシャル層（４）表面での上拡散層（５）の占
有面積の減少を図れ、集積度を向上できる。

（へ）実施例 以下、本発明を第１図（イ）乃至第１図（ネ）を参照し
ながら詳細に説明する。

先ず第１図（イ）に示す如く、半導体基板り１）として
Ｐ型のシリコン基板を用い、基板（１）上にアンチモン
（Ｓｂ）を選択的にデポジットしてＮ＋型の埋込に！Ｊ
　（２）を形成し、続いて埋込Ｊｉ！？　（２）を取囲
む基板（１）表面にボロン（Ｂ）を選択的にデポジット
してＰ＋型の上下分離領域（６）の上拡散層（３）を形
成しておく。

次に第１図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ−型のエピタキシャル層（４）を約
７μｍ厚に積層する。この時の熱処理で埋込層（２）と
上拡散層（３）は上下方向に若干拡散される。

そして第１図（ハ）に示す如く、基板（１）全体に約１
２００°Ｃ１２時間の熱処理を加えることにより、上下
分離領域（６）の上拡散層（３）をエピタキシャル層（
４）の厚みの半分以上はい上げて拡散し、同時に埋込層
＜２）もエピタキシャル層＜４）にはい上げて拡散する
。具体的には、不拡散Ｗ！（３）は基板（１）表面から
約５μｍ、埋込層（２）は基板（１）表面から約３μｍ
程はい上げる。また拡散した深許の分だけ横方向にも広
がるので、拡散窓の幅が４μｍであれば上拡散層（３）
の幅は約１４μｍになる。

さらに第１図（ニ）に示す如く、エピタキシャル層（４
）表面から上拡散層（５）ヲ選択拡散し、あらかじめ前
の工程で拡散しておいた上拡散層（３）と連結して上下
分離領域（６）を形成する。

本工程は本発明の特徴とする工程で、上下分離領域（６
）の上拡散層（３）をエピタキシャル層（４）の厚みの
半分以上はい上げて拡散した後に上拡散層（５）を拡散
しているので、上拡散層（５）の拡散深きを約３μｍと
浅くでき、その拡散時間を約１２００°Ｃ１１時間に短
縮できる。このため上拡散層（５）の横方向拡散を約３
μｍと大幅に抑制でき、上拡散層（５）の表面占有面積
を大幅に縮小できる。具体的には、拡散窓の幅が４μｍ
であれば上拡散層（５）の幅は約１０μｍになる。

従って、上下分離領域（６）はエピタキシャル層（４）
の厚みの半分より浅い位置で連結され、且つ上拡散層（
３〉は上拡散層（５）より幅広に形成される。ところが
、集積度はエピタキシャル層（４）表面での占有面積で
決まるので、上下分離領域（６）の占有面積は上拡散層
（３）によらず上拡散層〈５）で決まる。よって本発明
によれば、上拡散層（５）の横方向拡散を大幅に抑えた
ので、上下分離領域（６）の占有面積を大幅に減少でき
る。　また、上拡散層（５）より上拡散層り３）を幅広
にしたので、多少のマスクずれ等があっても完全な接合
分離が得られる。

そうして第１図（ホ）に示す如く、上下分離領域（６）
で囲まれたエピタキシャル層（４）で形成された島領域
（７）に、Ｐ型のベース領域（８〉を約２μｍの深さに
選択拡散し、続いてＮ＋型のエミ・７タ領域（９）およ
びコレクタコンタクト領域（１０）を約１．５μｍの深
さに選択拡散してＮＰＮ型のトランジスタを形成する。

（ト）発明の詳細 な説明した如く、本発明によれば上下分離領域（６）の
上拡散層（３）を十分にはい上げて拡散した後に上拡散
層（５）を拡散しているので、上拡散層（５）を浅く形
成でき、拡散時間を短縮できる。このため、上拡散層（
５）の横方向拡散を大幅に低減でき、上拡散層（５）の
表面占有面積を大幅に低減して集積度を向上できるとい
う利点を有する。

また上拡散層（５）の拡散時間が短いので、熱拡散によ
るエピタキシャル層（４）表面の結晶欠陥が少く、トラ
ンジスタの特性が向上するという利点を有する。

さらに上拡散層（５）より上拡散層（３）を幅広に形成
するので、多少のマスクずれがあっても完全な接合分離
が得られるという利点をも有する。

【図面の簡単な説明】 第１図（イ）乃至第１図（ホ）は本発明を説明するため
の工程断面図、第２図（イ）乃至第２図（ニ）は従来例
を説明するための工程断面図である。 （１）は半導体基板、　（２）は埋込層、（３）は上下
分離領域（６）の上拡散層、（５）は上下分離領域（６
）の上拡散層、　（８）はベース領域である。 出願人　三洋′Ｗ！、機株式会社　外１名代理人　弁理
士　　佐　野　静　失 策１図（イリ 第　１　図　（ロ） 飄 第１図（ハ） 第１図にフ 第１図（汁り 第　２　図　（イλ 第２図（ｏ） 第２　図　（ハ） 第２図（ニ）

Claims (1)

【特許請求の範囲】
1. （１）一導電型の半導体基板表面に逆導電型の埋込層を
   形成する逆導電型の不純物を付着し、該埋込層を囲んで
   一導電型の上下分離領域の下拡散層を形成する一導電型
   の不純物を前記基板表面に付着する工程、 前記基板全面に逆導電型のエピタキシャル層を積層する
   工程、 前記基板を加熱処理して前記下拡散層を形成する一導電
   型の不純物を前記エピタキシャル層内にはい上がらせて
   拡散し、前記下拡散層を前記エピタキシャル層の厚みの
   半分以上に到達させる工程、 前記基板表面より前記上下分離領域を形成する上拡散層
   を拡散し、前記下拡散層へ到達させる工程、 前記上下分離領域で囲まれた前記エピタキシャル層で形
   成された島領域内に回路素子を形成する素子拡散領域を
   適宜形成する工程とを具備することを特徴とする半導体
   集積回路装置の製造方法。