KR900005562B1 - 반도체 직접회로 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1f도는 본 발명의 반도체 집적회로의 제조방법의 제1실시예를 설명하는 단면도.
제2a도 내지 제2f도는 본 발명의 제2실시예를 설명하는 단면도.
제3a도 내지 제3d도는 종래의 반도체 집적회로의 제조방법을 설명하는 단면도.
제4도 및 제5도의 종래의 종형 PNP 트랜지스터를 설명하는 단면도.
제6도는 제5도의 종래의 종형 PNP 트랜지스터의 불순물 프로화일을 설명하는 특성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기관 2 : 에피텍셜층
3 : 매입층 4 : 상하분리영역
4' : 하확산층 4" : 상확산층
5 : 콜렉터매입층 6 : 콜렉터영역
7 : 베이스영역 9 : 에미터영역
21 : 반도체기판 22 : 에피텍셜층
23 : 매입층 24 : 상하분리영역
24' : 하확산층 24" : 상확산층
25 : 콜렉터매입층 26 : 콜렉터영역
28 : 베이스영역 30 : 에미터영역
본 발명은 반도체 집적회로 및 그 제조방법, 특히 종형 PNP 트랜지스터를 조립한 반도체집적회로 및 그 제조방법에 관한 것이다.
종래의 반도체 집적회로의 제조방법을 제3a도 내지 제3d도를 참조하여 설명하기로 한다.
우선, 제3a도에 표시한 바와 같이, 반도체기판(41)으로서 P형의 실리콘기판을 사용하고, 기판(41) 표면상에 선택적으로 안티몬을 데포지션(deposition)하여 N+형의 매입층(43)을 형성하고, 이 매입층(43)을 포위하는 기판(41) 표면에는 보론(boron)을 데포지션하여 상하분리 영역(44)의 하확산층(44')을 형성하여 둔다.
다음은 제3b도에 표시한 바와같이 기판(41)상에 N형의 에피텍셜층(42)을 성장시킨다. 에피텍셜층(42) 표면에는 하확산층(44')과 대응하는 위치에 보론을 데포지션하여 상하분리영역(44)의 상확산층(44")을 형성한다.
다음은 제3c도에 표시한 바와같이 기판(41)을 가열하여 상하분리영역(44)의 상확산층(44") 및 하확산층(44')과 매입층(43)을 에피텍셜층(42)내에 올려서 확산하고, 상확산층(44")과 하확산층(44')을 연결하여 상하분리영역(44)을 형성한다.
이 확산공정은 약 1100℃에서 3-4시간 실시하고, 에피텍셜층(42)의 두께를 13μ로 하면, 상확산층(44")은 약 10μ의 길이로 확산되고 하확산층(44')은 약 5μ의 깊이로 올려져 있다.
또, 제3d도에 표시한 바와같이, 상하분리영역(44)으로 포위된 에피텍셜층(42)으로 형성되는 도영역(島領域)(45) 표면에 P형의 베이스영역(46)과 N형의 에미터영역(47)을 확산하고, 도영역(45) 표면에는 콜렉터콘택트영역(48)을 에미터확산으로 형성하고 있다.
상술한 공정에 의하여 NPN 트랜지스터를 도영역(45)에 형성할 수도 있다. 또한, 상하분리방법으로서는 특공소 45-14015호 공보, 특공소 49-45629호 공보등으로 알려져 있다. 다음은 종래의 종형 PNP 트랜지스터는 제4도에 표시한 바와같이 P형의 실리콘 반도체기판(51)상에 성장시킨 N형 에피텍셜층(52)과 기판(51)상에 설치한 N+형의 매입층(53)과 이 매입층(53)을 완전히 포위하듯이 에피텍셜층(52)을 관통한 P+형의 상하분리영역(54)와 기판(51)의 매입층(53)상에 겹쳐서 설치한 P+형의 콜렉터영역(55)과 에피텍셜층(52) 표면으로부터 콜렉터영역(55)에 달하는 P+형의 콜렉터 도출영역(56)과 콜렉터영역(55)과 콜렉터 도출영역(56)으로 완전히 포위되고, 또한 에피텍셜층(52) 표면을 피복하는 산화막(59)과 이 산화막(59)의 전극공을 개재하여 콜렉터 도출영역(56), 베이스콘텍트영역(60) 및 에미터영역(58)에 각각 오믹접촉(ohmic contact)하는 콜렉터전극(61), 베이스전극(62) 및 에미터전극(63)으로 구성되어 있다.
이와같은 종형 PNP 트랜지스터는 예컨대 특개소 59-172738호 공보등에 제시되어 있다.
상술한 바와같은 종형 PNP 트랜지스터에서는 활성인 베이스영역(57)이 에피텍셜층(52)으로 형성되기 때문에, 1016㎝-3이하이면 저불순물 농도이고, 또한 베이스폭도 넓기 때문에 이득대역폭적(fr)이 낮은 겨점이 있다. 또한, 에피텍셜층(52)의 비저항 혹은 두께의 흩어짐이 그대로 활성인 베이스영역(57)의 불순물농도 혹은 베이스폭이 흩어지게 되기 때문에, 종형 NPN 트랜지스터의 hFE의 흩어짐으로 되어 나타나는 결점이 있다.
이와같은 결점을 개선한 종형 PNP 트랜지스터를 제5도에 표시한다. 이 종형 PNP 트랜지스터는 P형의 실리콘 반도체기판(71)과 기판(71)상에 적층된 N형의 에피텍셜층(72)과 기판(71)상에 설치한 N+형의 매입층(73)과 이 매입층(73)을 완전히 포위하듯이 에피텍셜층(72)을 관통한 P+형의 상하분리영역(74)과 매입층(73)상에 설치한 P+형의 콜렉터영역(75)과 에피텍셜층(72) 표면으로부터 콜렉터영역(75)에까지 달하는 P+형의 콜렉터 도출영역(76)과 콜렉터영역(75)과 콜렉터 도출영역(76)으로 완전히 포위되고, 또한 에피텍셜층(72)으로 형성된 베이스영역(77)과 베이스영역(77) 표면에 설치된 P+형의 에미터영역(78)과 베이스영역(77) 표면에 형성한 N+형의 베이스콘텍트영역(80)과 에피텍셜층(72) 표면을 피복하는 산화막(79)과 이 산화막(79)의 전극공을 개재하여 콜렉터 도출영역(76)과 베이스 콘택트영역(80) 및 에미터영역(78)에 각각 오믹접촉한 콜렉터전극(81), 베이스전극(82) 및 에미터전극(83)을 구비하고, 베이스영역(77) 표면에 설치한 베이스영역(77)보다 고불순물농도의 N형의 이온주입영역(84)으로 구성된다.
상술한 구조에 의하면, 제6도에 표시하는 불순물농도 분포특성에서 명백함과 같이 종래의 베이스영역의 에피텍셜층(72) 표면측에 N형의 이온주입영역(84)이 형성된다.
이 이온주입영역(84)은 에피텍셜층(72)의 불순물농도에 비하여 약 10배 정도로 고불순물농도에서 설정되고, 또한 베이스영역(77)은 이온주입영역(84)과 에피텍셜층(72)으로 형성되어 있다.
이 때문에 베이스영역(77)의 불순물분포는 에미터영역(78)으로부터 콜렉터영역(75)를 향하여 저불순물농도로 되기 때문에 내부에 트리프트전계(電界)가 생겨서 정공(Hole)은 가속된다. 이 결과, 종형 PNP 트랜지스터는 종래의 fr가 50MHz에서 100MHz까지 향상할 수 있다. 또한, 에피텍셜층(72)의 두께와 비저항이 흩어지더라도 종형 PNP 트랜지스터의 hFE는 거의 이온주입영역(84)의 깊이로 결정되기 때문에, hFE의 흩어짐은 이온주입에 의해 대폭으로 감소할 수 있다. 구체적으로는 종래의 흩어짐의 약 절반이하로 줄어들게 된다.
그러나, 상기한 상하분리방식의 종래의 반도체 집적회로의 제조방법에서는 상측분리방식에 비하여 확산시간의 단축을 도모할 수 있지만, 상하분리방식에서도 상확산층(44')가 하확산층(44')의 확산을 동시에 실시하고 있기 때문에, 불순물농도 등의 관계에서 상확산층(44")을 하확산층(44')보다 매우 깊게 확산할 필요가 있었다.
이 때문에 확산시간이 3-4시간으로 길어지고, 상확산층(44")의 횡방향 확산도 커져서 에피텍셜층(42) 표면의 상확산층(44")의 점유면적이 커지고 집적도가 그다지 향상되지 않는 결점이 있었다.
또한, 전술한 개선된 종래의 종형 PNP 트랜지스터에 있어서도 에피텍셜층(72)으로 베이스영역(77)을 형성하기 때문에 베이스영역(77)의 폭이 큰(fr)를 더욱 향상할 수가 없고, 또한 에피텍셜층(72)의 두께의 흩어짐에 의하여 hFE가 변동되기 쉽고, 또한 콜렉터영역(75)의 불순물 농도가 1017㎝-3로 낮기 때문에, 콜렉터 에미터포화전압 VCE(Sat)가 커져서 제조하기 어려운 결점이 있었다.
본 발명은 상술한 결점을 감안하여 이루어진 것이고, 상하분리영역의 하확산층 및 에피텍셜층 표면으로부터의 깊게 소자(素子)확산영역을 에피텍셜층내에 확산한 후에 상하분리영역의 상확산층을 확산함으로서 종래의 결점을 대폭적으로 개선한 반도체 집적회로 및 그 제조방법을 제공하고 있는 것이다.
또한, 본 발명에서는 종래의 종형 PNP 트랜지스터의 결점을 감안하여 이루어진 것이고, 에피텍셜층 표면으로부터 이온주입으로 형성하고, 콜렉터 매입층까지 도달하는 콜렉터영역 표면에 베이스영역 및 에미터영역을 이중확산하는 종형 PNP 틀내지스터를 조립한 반도체 집적회로의 제조방법을 제공하는 것이다.
본 발명에 의하면, 상하분리역의 하확산층 및 소자확산 영역을 충분히 깊게 에피텍셜층내에 확산한 후에 상하분리 영역의 상확산층을 확산하기 때문에 상하분리영역의 상확산층을 충분히 얕게 형성할 수 있고, 또한 소자 확산영역을 충분히 깊게 형성할 수가 있다.
이 결과로 상확산층의 점유면적의 감소를 도모할 수 있고, 또한 집적도를 향상할 수 있다. 또한, 본 발명에 의하면, 콜렉터영역 표면에 베이스영역 및 에미터영역을 이중확산하는 제조방법을 채용하기 때문에, 베이스폭을 좁게 형성할 수 있는 동시에 흩어짐을 작제할 수 있는 것이다.
본 발명에 의한 반도체 집적회로의 제조방법을 제1실시예를 제1a도 내지 제1f도를 참조하여 상술하기로 한다. 우선, 제1a도에 표시한 바와같이, 반도체기판(1)으로서 P형의 실리콘기판을 사용하고 기판(1) 표면상에 선택적으로 안티몬을 데포지션하여 N+형의 매입층(3)을 형성하고, 매입층(3)위 및 매입층(3)을 포위하는 기판(1) 표면에는 보론을 데포지션하여 콜렉터매입층(5)과 상하분리영역(4)의 하확산층(4')도 형성한다.
다음은 제1b도에 표시한 바와같이 기판(1)상에 N형의 에피테셜층(2)을 약 7㎛두께로 성장시킨다. 이때에 매입층(3), 콜렉터매입층(5) 및 상하분리영역(4)의 하확산층(4')은 상하방향으로 약간 확산되고, 구체적으로는 상하분리영역(4)의 하확산층(4') 및 콜렉터매입층(5)은 약 1.5㎛정도 올라간다. 또한, 본 공정에서는 에피텍셜층(2) 표면의 콜렉터매입층(5) 위에 대응하는 영역에 선택적으로 보론을 이온주입하여 소자확산영역의 하나인 콜렉터영역(6)을 부착해둔다.
이 이온주입은 보론을 도오즈량 1013-1015㎝-2에서 가속전압 80-200KeV로 실시한다.
다음은, 제1c도에 표시한 바와같이 기판(1) 전체를 약 1200℃로 가열하여 상하분리영역(4)의 하확산층(4'), 매입층(3) 및 콜렉터매입층(5)을 에피텍셜층(2)내에 기어오르게 하여 확산하고, 동시에 콜렉터영역(6)을 에피텍셜층(2)내에 깊게 확산한다.
구체적으로는 상하분리영역(4)의 하확산층(4') 및 콜렉터매입층(5)은 에피텍셜층(2)하면으로부터 약 5㎛를 올리고 콜렉터영역(6)은 에피텍셜층(2) 표면으로부터 약 4㎛의깊이로 드라이브인 된다. 따라서, 콜렉터영역(6)은 콜렉터매입층(5)까지 완전히 도달한다. 다음은, 제1d도에 표시한 바와같이 콜렉터영역(6) 표면에는 인(P)을 이온주입하여 베이스영역(7)을 형성한다.
이 이온주입은 인(P)을 도오즈량 1015-10+7㎝-2에서 가속전압 60-100KeV로 실시하고, 베이스영역(7)을 콜렉터영역(6) 표면에 부착하고 있다. 다음은, 제1e도에 표시한 바와같이 에피텍셜층(2) 표면으로부터 상하분리영역(6)의 상확산층(4")과 콜렉터 도출영역(8)을 동시에 확산하고, 상하분리영역(4)을 연결시켜서 에피텍셜층(2)을 PN 분리한다. 또한, 이 콜렉터 도출영역(8)은 콜렉터매입층(5)까지 도달하고, 콜렉터도출영역(8)은 콜렉터영역(6) 전주위를 포위하고 있다. 또한, 이 확산에서 전공정으로 형성한 베이스영역(7)을 드라이브인하여 약 2.5㎛의 길이의 베이스영역(7)을 형성하고 있다.
본 공정은 본 발명의 특징으로 하는 공정으로 상하분리영역(4)의 하확산층(4')을 충분히 올린 후에 상확산층(4")을 확산하고 있기 때문에, 상확산층(4")의 깊이를 약 3㎛로 얕게 할 수 있고, 상확산층(4")의 확산시간을 약 1200℃에서 한시간으로 단축할 수 있다.
이 때문에 상확산층(4")의 횡방향의 확산을 대폭적으로 저감할 수 있고, 확산공주단으로부터 약 3㎛이내에서 수납되고, 상확산층(4")의 표면 점유면적을 대폭적으로 축소할 수있다.
또한, 제1f도에 표시한 바와같이 베이스영역(7) 표면 및 콜렉터 도출영역(8) 표면에는 에미터영역(9) 및 콜렉터콘택트영역(10)을 확산한다. 이 확산은 NPN 트랜지스터의 베이스확산공정에서 실시한다. 그후에 베이스영역(7) 표면에는 NPN 트랜지스터의 에미터 확산공정으로 베이스콘텍트영역(11)을 형성하고 있다. 에미터영역(9)은 약 2㎛의 깊이로, 베이스콘텍트영역(11)은 약 1.5㎛의 깊이로 형성되어 있다.
다음에는 본 발명에 의한 반도체 집적회로의 제조방법인 제2실시예를 제2a도 내지 제2f도를 참조하여 상세히 설명하기로 한다.
우선, 제2a도에 표시한 바와같이 반도체기판(21)으로서 P형의 실리콘기판을 사용하고, 기판(21)상에 선택적으로 안티몬을 데포지션하는 N+형의 매입층(23)을 형성하고, 매입층(23) 위 및 매입층(23)을 포위하는 기판(21) 표면에는 보론을 데포지션하여 콜렉터매입층(25)과 상하분리영역(24)의 하확산층(24')도 실시해 둔다.
다음에는 제2b도에 표시한 바와같이 기판(21)상에 에피텍셜층(22)을 약 7μ두께 정도로 성장시킨다. 그후에 기판(21)을 가열처리하여 매입층(23), 콜렉터매입층(25) 및 상하분리영역(24)의 하확산층(24')을 상하방향으로 확산시키고, 소정의 폭을 가지는 매입층(23), 콜렉터매입층(25)을 형성한다.
구체적으로는 상하분리영역(24)의 하확산층(24')은 약 5㎛쯤 에피텍셜층(22)하면으로부터 기어 올라간다. 이어서, 제2c도에 표시한 바와같이 본 발명이 특징으로 하는 이온주입에 의한 콜렉터영역(26)을 형성한다.
이 이온주입은 보론을 도오즈량 1013-1015㎝-2으로 가소전압 80-200KeV에서 실시하고, 콜렉터매입층(25)상의 에피텍셜층(22) 표면에 불순물을 이온주입한 후에 약 4㎛의 깊이로 드라이브인 시켜 콜렉터매입층(25)까지 도달시킨다.
또한, 이 드라이브인은 전술한 상하분리영역(24)의 하확산층(24')의 확산과 동시에 실시함이 간편하다. 또한 콜렉터영역(26) 표면에는 인을 이온주입하여 베이스영역(28)을 형성한다. 이 이온주입은 인을 도오즈량 1015-1017㎝-2에서 가속전압 60-100KeV에서 실시하고, 깊이 약 2.5㎛로 드라이브인 하여 베이스영역(8)을 형성하고 있다. 또한, 베이스영역(28)의 드라이브인은 그후의 상하분리영역(24)의 상확산층(24")의 확산과 동시에 실시하면 간편하다.
또한, 제2d도에 표시하는 바와같이 에피텍셜층(22) 표면으로부터 상하분리영역(24)의 상확산층(24")과 콜렉터 도출영역(27)을 동시에 확산하고, 상하분리영역(24)을 연결시켜서 에피텍셜층(22)을 PN 분리한다. 또한, 이 콜렉터 도출영역(27)은 콜렉터매입층(25)까지 도달하고, 콜렉터 도출영역(27)은 콜렉터영역(26) 전체주위를 포위하고 있다. 구체적으로는 상하확산층(24")은 약 1200℃에서 한시간의 확산으로 약 3㎛의 깊이로 확산된다.
또한, 제2e도에 표시한 바와같이 베이스영역(28) 표면 및 콜렉터 도출영역(27) 표면에는 에미터영역(3) 및 콜렉터콘택트영역(31)을 확산한다. 이 확산은 NPN 트랜지스터의 베이스확산공정에서 실시한다.
그 후에 베이스영역(28) 표면에서 NPN 트랜지스터 에미터확산공정에서 베이스콘텍트영역(29)을 형성하고 있다. 구체적으로는 베이스영역(2)은 약 2.5㎛, 에미터영역(30)은 약 2㎛, 베이스콘텍트영역(29)은 약 1.5㎛의 깊이로 형성되어 있다.
또한 제2f도에 표시한 바와같이 주지의 증착기술에 의하여 증착알루미늄으로 콜렉터전극(33), 베이스전극(34) 및 에미터전극(35)을 형성한다.
본 발명에 의한 반도체 집적회로 종형 PNP 트랜지스터는 제2f도에 표시한 바와 같이 P형의 실리콘 반도체 기판(21)과 기판(21)상에 적층된 N형의 에피텍셜층(22)과 기판(21)상에 설치한 N+형의 매입층(23)과 이 매입층(23)을 완전히 포위하듯이 에피텍셜층(22)을 관통한 P+형 상하분리영역(24)과 매입층(23)상에 설치한 P+형의 콜렉터매입층(25)과 에피텍셜층(22) 표면으로부터 콜렉터매입층(25)까지 도달하면 P+형 콜렉터 도출영역(27)과 콜렉터영역(26) 표면에 이온주입으로 형성시킨 N형의 베이스영역(28)과, 베이스영역(28) 표면에 형성시킨 N+형의 베이스콘텍트영역(29)과, 베이스영역(28) 표면에 형성시킨 P형의 에미터영역(30)과 콜렉터 도출영역(27) 표면에 중첩하여 형성된 P+형의 콜렉터콘택트영역(31)과 에피텍셜층(22) 표면을 피복하는 산화막(32)과, 이 산화막(32)에 설치한 콘택트공(30)을 개재하여 콜렉터콘택트영역(31)과 베이스콘텍트영역(29) 및 에미터영역(30)에 각각 오믹접촉하는 콜렉터전극(33)과 베이스전극(34) 및 에미터전극(35)으로 구성되어 있다.
이와같은 종형 PNP 트랜지스터는 에피텍셜층(22)을 전부 이온주입으로 형성한 콜렉터영역(226)으로서 사용하는 점에 특징이 있고, 이 콜렉터영역(26)에 베이스영역(28) 및 에미터영역(30)을 이중확산함으로서 확산형의 베이스영역과 흩어짐이 적은 베이스폭을 실현하고 있다.
본 발명에 의하면, 상하분리영역(4)의 하확산층(4') 및 콜렉터영역(6)의 깊은 확산을 충분히 실시한 후에 상하분리 영역(4)의 상확산층(4")을 확산하고 있기 때문에, 상하분리 영역(4)의 상확산층(4")을 얕게 형성할 수 있고, 상하분리 영역(4)의 상확산층(4")의 횡방향으로의 확산을 약 3㎛이하로 억제할 수 있고, 상확산층(4")의 에피텍셜층(2) 표면의 점유면적을 대폭적으로 감소할 수 있고 집적도를 대폭적으로 향상할 수 있다.
또한, 본 발명에 의하면, 상하분리영역(4)의 상확산층(4")이 하확산층(4')보다 대폭적으로 얕기 때문에 상하분리 영역(4)의 상확산층(4")의 확산시간을 종래의 3-4시간보다 약 한시간으로 대폭적으로 단축할 수 있다. 그 결과로 에피텍셜층(2) 표면에의 열스트레스나 대미지(Damage)를 대폭적으로 감소할 수 있고, 트랜지스터의 미소 전류시의 hFE의 저하를 방지할 수 있고, 노이즈를 대폭적으로 감소할 수가 있다.
또한, 본 발명에 의하면, 베이스영역(28)을 종래의 에피텍셜층에 의한 균일베이스 구조로부터 확산베이스 구조로 되고, 드리프트전개를 발생할 수 있다. 또한, 베이스폭은 베이스영역(28)과 메이터영역(30)의 이중확산구조로 제어할 수 있기 때문에 베이스폭을 종래의 것보다 대폭적으로 좁게 형성할 수 있고, 그 제조상 흩어짐도 대폭적으로 적게할 수 있다.
그 결과 본 발명의 종형 PNP 트랜지스터의 fr를 약 200MHz까지 대폭적으로 향상할 수 있는 이점을 가진다.
또한, 본 발명에 의하면, 베이스영역(28)과 에미터영역(30)을 이중확산으로 형성할 수 있기 때문에 베이스폭의 흩어짐이 에피텍셜층에서 베이스폭을 형성하는 종래의 것과 비교하여 대폭적으로 감소할 수 있고, hFE의 제조상의 흩어짐을 대폭적으로 감소할 수 있다.
또한, 본 발명에 의하면, 콜렉터매입층(25)을 충분히 기어오르게 하여 확산할 수 있기 때문에, 콜렉터영역(26)을 콜렉터매입층(25)까지 충분히 도달할 수 있고, 또한 콜렉터영역(26)을 콜렉터매입층(25)과 콜렉터 도출영역(27)으로 포위하고 있으므로 포화전압 VCE(Sat)를 대폭적으로 저하시킬 수 있다.
Claims (2)
- 한 도전형의 반도체기판(1)과 이 기판상에 적층된 역도전형의 에피텍셜층(2)과, 상기 기판상에 설치된 역도전형의 매입층(3)과 당해 매입층을 포위하고, 상기 에피텍셜층(2)을 관통하는 한 도전형의 분리영역(4)과 상기 매입층(3)상에 설치한 한 도전형의 콜렉터매입층(5)과, 상기 에피텍셜층(2) 표면으로부터 상기 콜렉터매입층(5)까지 도달하는 콜렉터 도출영역(8)과 상기 에피텍셜층(2) 표면으로부터 이이온주입시켜서 형성되고, 상기 콜렉터매입층(5)까지 도달하는 한 도전형의 콜렉터영역(6)과 이 콜렉터영역 표면에 설치한 역도전형의 베이스영역(7)과 이 베이스영역 표면에 설치된 한 도전형의 에미터영역(9)을 구비한 종형 PNP 트랜지스터를 가진 반도체 집적회로.
- 한 도전형의 반도체기판(1) 표면에 역도전형의 매입층(3)을 부착하고, 또한 이 매입층을 포위하여 상기 기판 표면에 상하분리영역(4)의 한 도전형의 하확산층(4')을 부착하는 공정과, 상기 기판표면에 역도전형의 에피텍셜층(2)을 적층하는 공정과, 상기 매입층(3) 및 상기 상하분리영역(4)의 하확산층(4')을 상기한 에피텍셜층(2)내에 기어오르게 하여 확산하고, 적어도 상기한 상하분리영역(4)의 하확산층(4')을 상기 에피텍셜층(2)의 절반이상의 두께까지 도달시키는 공정과, 상기 에피텍셜층(2) 표면으로부터 상하분리영역(4)의 한 도전형의 상확산층(4")을 확산하고, 상기 하확산층(4')에 도달시키는 공정을 구비함을 특징으로 하는 반도체 집적회로의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084830 | 1985-04-19 | ||
| JP60-84830 | 1985-04-19 |
Publications (2)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019860002818A KR900005562B1 (ko) | 1985-04-19 | 1986-04-14 | 반도체 직접회로 및 그 제조방법 |
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| KR (1) | KR900005562B1 (ko) |
-
1986
- 1986-04-14 KR KR1019860002818A patent/KR900005562B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR860008614A (ko) | 1986-11-17 |
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