KR900000818B1 - 상보형(相補形) 트랜지스터의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

상보형 (相補形) 트랜지스터의 제조방법
제1a도 내지 제1h도는 본 발명에 의한 상보형 트랜지스터의 제조방법을 설명하는 단면도.
제2a도 내지 제20e도는 종래의 상보형 트랜지스터의 제조방법을 설명하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2, 3 : 제 1 및 제2도의 도영역
4, 5 : 매입층 6 : 콜렉터 매입층
7 : 에페택셜층 8 : 상하 분리영역
9 : 콜렉터영역 10 : 베이스영역
11 : 콜렉터 도출영역 13 : 에미터영역
14 : 베이스영역 16 : 에미터영역
본 발명은 상보형 트랜지스터의 제조방법, 특히 특성이 양호한 종형 PNP트랜지스터를 가진 상보형 트랜지스터의 제조방법에 관한 것이다.
종래의 상보형 트랜지스터의 제조방법을 제2a도 내지 제2e도를 참조하여 상술한다. 우선, 제2a도에 표시된 바와 같이 P형의 반도체기판(31) 표면에 예정한 제1 및 제2도 영역과 대응하는 부분에 각각 N+형의 매입층(32), (33)을 확산하여 형성하고, 매입층(32), (33)을 포위하도록 P+형의 상하 분리영역(34)의 하확산을 실시한다. 또, 제1도 영역의 매입층(32) 상에는 P+형의 콜렉터 매입층(35)을 중첩하여 확산한다.
다음에는 제2b도에 표시한 바와 같이 기판(31) 표면에 N형의 에피택셜층(36)을 성장시킨다. 이때 매입층(32), (33) 콜렉터 매입층(35) 및 상하 분리영역(34)의 하확산은 상하방향으로 확산시켜 소정의 폭을 가진 매입층(32), (33)과 콜렉터 매입층(35)을 형성하고 있다. 다음에는 제2c도에 표시한 바와 같이 에피택셜층(36) 표면으로부터 상하 분리영역(34)의 상확산과 제1의 도영역(37)에 콜렉터 도출영역(39)을 동시에 확산하고, 상하 분리영역(34)을 연결시켜서 에피택셜층(36)을 PN분리하고 제1 및 제2의 도영역(37), (38)을 형성한다. 또한, 콜렉터 도출영역(39)은, 제1의 도영역(37)의 PNP트랜지스터의 콜렉터 매입층(35)까지 달하면 양자가 공통으로 에피택셜층(36)을 완전히 포위하여 PNP트랜지스터의 베이스영역(40)을 형성한다.
다음에는 제2d도에 표시하는 바와 같이 에피택셜층(36) 표면으로부터 보론(Boron)을 선택 확산하고, 제1의 도영역(37)의 베이스영역(40) 표면에 PNP트랜지스터의 에미터영역(41)을 형성하고, 제2의 도영역(38)에는 PNP트랜지스터의 베이스영역(42)을 동시에 형성한다. 최후로, 제2e도에 표시한 바와 같이 제1의 도영역(37)의 베이스영역(40) 표면에 N+형의 베이스 콘택트영역(43)을 형성하고, 동시에 제2의 도영역(38)의 베이스영역(42) 표면에 NPN트랜지스터의 에미터영역(44)과 에피택셜층(36) 표면에 콜렉터 콘택트영역(45)을 형성한다.
이상 상술한 바와 같이 종래의 방법에서는 종형 PNP트랜지스터와 NPN트랜지스터와를 동일 칩내에서 집적화할 수 있다. 또한 이와 같은 종형 PNP트랜지스터의 제조방법은 예컨데, 특개소 59-172738호 공보 등에 제시되어 있다. 그러나, 종래의 상보형 트랜지스터의 제조방법에서는 종형 PNP트랜지스터의 베이스영역(40)이 에피택셜층(36)에서 형성되기 때문에, 균일한 베이스로 또한 베이스폭을 좁게 할 수 없는 결점이 있었다. 이 때문에 종형 PNP트랜지스터의 이득대역폭적(fT)을 높게 할 수 없고, 또한 에피택셜층(36)의 막두께의 흩어짐에 의하여 hFE가 흩어지는 결점이 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 종형 PNP트랜지스터를 이온주입에 의한 콜렉터영역(9) 및 베이스영역(10)으로 형성함으로서 종형 PNP트랜지스터의 특성을 개선하고, 또한 NPN트랜지스터의 특성을 개선하는 상보형 트랜지스터의 제조방법을 실현하고 있는 것이다.
본 발명에 의하면 종형 PNP트랜지스터를 이중 확산형으로 형성할 수 있기 때문에 종형 PNP트랜지스터의 특성을 대폭적으로 개선할 수 있음과 동시에 NPN트랜지스터의 VCE(sat)도 저감할 수 있는 것이다. 본 발명에 의한 상보형 트랜지스터의 제조방법을 제1a도 내지 제1h도를 참조하여 상세히 설명하기로 한다.
본 발명에 제1의 공정은 P형의 실리콘 반도체기판(1) 표면의 예정된 제1 및 제2도의 영역(2), (3)의 저면이 되는 부분에 N+형의 매입층(4), (5)을 형성하고, 제1의 도영역 (2)의 매입층(4)상에 P+형의 콜렉터 매입층(6)을 형성하고, 기판(1) 표면에 N형의 에피택셜층(7)을 적층하는 것이다. (제1a도 및 제1b도 참조)
본 공정에서는 제1a도에 표시하는 바와 같이, 기판(1) 표면에 선택적으로 안티몬을 확산하여 N+형의 매입층(4), (5)을 제1 및 제2의 도영역(2),(3)의 저면이 되는 부분에 형성한다. 또한, 제1의 도영역(2)의 매입층(4)상에는 보론을 확산하여 종형 PNP 트랜지스터의 콜렉터 매입층(6)을 형성하고, 동시에 각 매입층(4),(5)을 포위하듯이 상하 분리영역(8)의 하확산도 실시한다.
다음에는, 제1b도에 표시한 바와 같이 기판(1)상에 에피택셜층(7)을 주지의 에피택셜 기술에 의하여 약 7㎛ 두께로 성장시키고, 이때에 매입층 (4), (5) 및 콜렉터 매입층(6) 및 상하 분리영역(8)의 하확산을 상하방향으로 확산시켜서 소정의 폭의 매입층(4), (5) 및 PNP트랜지스터의 콜렉터 매입층(6)을 형성하고 있다.
본 발명의 제2의 공정은 제1의 도영역(2) 표면으로부터 P형을 부여하는 불순물을 이온주입하고, 콜렉터 매입층(6)까지 도달하는 P형의 콜렉터영역(9)을 형성하는 것이다.(제1c도 참조)
이 이온주입은 보론을 도오즈량 1013~ 1015㎝-2으로 가속전압 80~200 Kev에서 실시하고, 제1의 도영역(2)의 콜렉터 매입층(6)상의 에피택셜층(7) 표면에서 불순물을 선택적으로 주입한 후 약 2 ~ 3μ의 깊이로 드라이브인 시켜서 콜렉터 매입층(6)까지 도달시킨다. 또한, 본 공정에서는, 제2의 도영역(3)에서는 이온주입을 실시하지 않는다.
본 공정에서는 제1의 도영역(2)에 종형 PNP트랜지스터의 콜렉터영역(9)을 확산함으로서, 종형 PNP트랜지스터의 콜렉터영역(9)의 불순물 농도를 높이 설정할 수 있다.
본 발명 제3의 공정은 제1의 도영역(2)이 콜렉터영역(9) 표면에 N형의 베이스 영역(10)을 형성하고, 또한 제2의 도영역(3)에 콜렉터 도출영역(11)을 동시에 형성하는 것이다. (제1d도 참조)
본 공정에서는 제1의 도영역(2)의 콜렉터영역(9) 표면과 제2의 도영역(3) 표면의 일부와 동시에 인을 이온주입한다. 이 이온주입은 인을 도오즈양 1015~ 1017㎝-2으로 가속전압 60 ~ 100Kev에서 실시하고, 깊이 약 1μ로 드라이브인 한다.
그결과 제1의 도영역(2)의 콜렉터(9)의 표면에는 종형 PNP트랜지스터를 구성하는 N형 베이스영역(10)이 형성되고, 동시에 제2의 도영역(3) 표면의 일부에는 NPN트랜지스터의 콜렉터영역에 N형의 콜렉터 도출영역(11)이 형성된다.
상술한 제3의 공정후 제1e도에 표시한 바와 같이 에피택셜층(7) 표면으로부터 상하 분리영역(8)의 상확산과 PNP트랜지스터의 콜렉터 도출영역(12)을 동시에 확산하고, 상하 분리영역(8)을 연결시켜서 에피택셜층(7)을 PN분리하여 제1의 도영역(2)과 제2의 도영역(3)과를 전기적으로 분리한다. 또한, 콜렉터 도출영역(12)은 PNP트랜지스터의 콜렉터 매입층(6)까지 도달하고, 콜렉터 도출영역(12)은 콜렉터영역(9)의 전주위를 포위하고 있다.
본 발명의 제4의 공정은 제1도 영역(2)의 베이스영역(10) 표면에 P형의 에미터영역(13)을 형성하고, 또한 제2의 도영역(3) 표면에 P형의 베이스영역(14)을 형성하는 것이다.(제1f도참조)
본 공정에서 PNP트랜지스터는 완성시켜 베이스영역(10)과 에미터영역(13)의 이중확산구조를 채택하기 때문에 종형 PNP트랜지스터 베이스 폭의 흩어짐을 이중확산형의 NPN트랜지스터와 거의 동등하게 된다. 또한, 본 공정에서 콜렉터 도출영역(12) 표면에 중첩하여 베이스를 확산하여 콜렉터 콘택트영역(15)을 형성하여도 좋다.
본 발명 제5의 공정은 제2의 도영역(3)의 베이스 영역(14)의 표면에 N+형의 에미터영역(16)을 형성하는 것이다.(제1g도 참조)
본 공정에서는 NPN트랜지스터를 형성함과 동시에 제1의 도영역(2)의 베이스영역(10) 표면에 베이스 콘택트영역(17)을 형성하고, 제 2의 도영역(3)의 콜렉터 도출영역(11) 표면에 콜렉터 콘택트영역(18)을 형성하고 있다.
본 발명의 최종 공정은 주지의 증착기술에 의하여 증착알루미늄으로 각 전극을 형성하고 있는 것이다. (제1h도 참조)
본 공정에서는 에피택셜층(7) 표면을 피복하는 실리콘 산화막(19)에 콘택트 공을 형성하고, 제1의 도영역(2)에 형성한 종형 PNP트랜지스터의 콜렉터 콘택트영역(15)의 베이스 콘택트영역(17) 및 에미터영역(13)에 각각 오믹접촉하는 콜렉터 전극(20)과 베이스전극(21) 및 에미터 전극(22)을 형성하고, 제2의 도영역(3)에 형성한 NPN트랜지스터의 콜렉터 콘택트영역(18)과 베이스영역(14) 및 에미터영역(16)에 각각 오믹접촉하는 콜렉터전극(23), 베이스전극(24) 및 에미터전극 (25)을 형성하고 있다.
상술한 본 발명방법에 의하면 이중확산형의 종형 PNP트랜지스터와 NPN트랜지스터를 동일 칩(Chip)내에서 효율이 좋은 집적화로 할 수 있는 것이다.
본 발명에 의하면 종형 PNP트랜지스터를 이중확산형의 제조방법으로서는 종래의 종형 PNP트랜지스터의 균일한 베이스 구조로부터 확산베이스 구조로 할 수 있는 이점이 있다. 그 결과 베이스폭은 베이스영역(10)과 에미터영역(13)의 확산에 의하여 제어시켜 대폭적인 베이스폭을 좁힐 수 있고, 또한 베이스폭의 흩어짐을 저감할 수 있다. 이것에 의하여 높이 fT의 종형 PNP트랜지스터를 동일한 칩내에 용이하게 집적화할 수 있다. 또한, 본 발명에서는 이중확산형의 종형 PNP트랜지스터와 NPN트랜지스터를 상호간의 공정을 효율이 좋게 활용할 수 있으므로 극히 적은 공정수로 실현할 수 있는 것이다. 즉, 단독의 공정은 종형 PNP트랜지스터의 콜렉터 확산 뿐이다. 또한, 본 발명에서는 종형 PNP트랜지스터의 특성을 대폭적으로 계선함과 동시에 NPN트랜지스터도 콜렉터 도출영역(11)에 의하여 VCE(Sat)를 대폭적으로 저감할 수 있는 잇점이 있다. 또한, 본 발명에서는 NPN트랜지스터의 베이스 확산 및 에미터 확산을 제어함으로TJ 종형 PNP트랜지스터와 NPN트랜지스터의 베이스폭을 독립하여 제어할 수 있고, 양자의 트랜지스터의 hFE를 제어할 수 있다.

Claims (1)

  1. 한 도전형의 반도체기판(1) 표면의 제1 및 제2의 도영역(2), (3) 저면에 대응하는 부분에 역도전형의 매입층(4), (5)을 형성하고, 또한 상기 제1의 도영역(2)의 매입층(4)에 중첩하여 한 도전형의 콜렉터 매입층(6)을 형성한 후에, 상기 기판(1) 표면에 역도전형의 에피택셜층(7)을 적층하는 공정과, 상기 제1의 도영역(2)표면으로부터 한 도전형의 불순물을 이온주입하여, 상기 콜렉터 매입층(6)까지 도달하도록 확산하여 한 도전형의 트랜지스터의 콜렉터영역(9)을 형성하는 공정과, 상기 제1의 도영역(2)의 베이스영역(9) 표면 및 상기 제2의 도영역(3) 표면에 역도전형의 불순물을 이온주입하여 확산하고, 한 도전형 트랜지스터의 베이스 영역(10) 및 역도전형 트랜지스터의 콜렉터 도출영역(11)을 동시에 형성하는 공정과, 상기 제1의 도영역(2)의 베이스 영역(10)표면 및 상기 제2의 도영역(3)표면에 한 도전형의 불순물을 확산하고, 한 도전형 트랜지스터의 에미터영역(3) 및 역도전형 트랜지스터의 베이스영역(14)을 동시에 형성하는 공정과, 상기 제2의 도영역(3)의 상기 베이스영역(14) 표면에 역도전형의 에미터영역(16)을 형성하는 공정과를 구비하는 것을 특징으로 하는 상보형 트랜지스터의 제조방법.
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