KR0171128B1 - 수직형 바이폴라 트랜지스터 - Google Patents

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KR0171128B1 KR1019950009388A KR19950009388A KR0171128B1 KR 0171128 B1 KR0171128 B1 KR 0171128B1 KR 1019950009388 A KR1019950009388 A KR 1019950009388A KR 19950009388 A KR19950009388 A KR 19950009388A KR 0171128 B1 KR0171128 B1 KR 0171128B1
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Abstract

본 발명은 수직형 바이폴라 트랜지스터에 관한 것으로서, 고농도의 제2도전형 불순물로 이루어진 제1매립층과 고농도의 제1도전형으로 이루어진 제2매립층을 에피택셜층에 의해 분리되도록 구성하므로써, 제1도전형 불순물과 제2도전형 불순물의 결정 결함에 의한 내압을 방지할 수 있는 효과가 있다.

Description

수직형 바이폴라 트랜지스터
본 발명은 수직형 바이폴라 트랜지스터(vertical bipolar transistor)에 관한 것으로서, 특히, 내압 저하를 방지하기에 적합한 수직형 바이폴라 트랜지스터에 관한 것이다.
일반적으로, 바이폴라 트랜지스터는 크게 수평형 트랜지스터(lateral transistor)와 수직형 트랜지스터로 구분된다. 상기 수평형 트랜지스터는 전류가 표면근처에서 이동되기 때문에 전류 구동력이 떨어지고 고주파신호처리 능력이 저하되어 큰 전류구동력이 필요하거나 사용 주파수가 높은 경우에는 수직형 트랜지스터가 사용된다. 이 수직형 트랜지스터는 전류의 이동이 반도체기판 내부에서 수직 방향으로 이루어지기 때문에 전류구동력이 뛰어나며, 베이스 폭을 접합의 깊이로 조절하기 때문에 베이스의 폭을 얇게 만들 수 있어 고주파 신호처리가 가능하다.
제1도는 종래 수직형 바이폴라 트랜지스터의 단면도이다.
상기 수직형 바이폴라 트랜지스터는 P형 실리콘기판으로 이루어진 반도체기판(11)에 결정 성장되어 베이스영역으로 이용되는 N형의 에피택셜층(17)의 소정 부분, 즉, N+형 제1매립층(13)과 함께 소자를 분리하는 N형 싱크층(19)에 의해 한정되는 활성영역 내에 불순물이 도핑된 P+형 에미터영역(21), N+형 베이스접촉영역(23) 및 P+형 콜렉터영역(25)이 형성되어 있다. 상기에서 콜렉터영역(25)은 에미터영역(21) 및 베이스접촉영역(23) 보다 깊게 형성되어 P+형 제2매립층(15)과 접촉되어 있다. P+형 제2매립층(15)은 서브콜렉터(subcollector)라고도 지칭되며 콜렉터저항을 감소시킨다. 상기 에미터영역(21), 베이스접촉영역(23) 및 콜렉터영역(25) 각각의 상부에는 에미터전극(28), 베이스전극(29) 및 콜렉터전극(30)이 형성 되어있다. 제1매립층(13)은 반도체기판(11) 및 에피택셜층(17)에 걸쳐 형성되며 싱크층(19)과 중첩되어 전기적으로 연결되어있다. 또한, 제1매립층(13)과 제2매립층(15)은 접촉되게 형성되어 있다.
상술한 구조의 수직형 바이폴라 트랜지스터의 제조방법을 설명한다.
시작 물질로 P형의 실리콘으로 이루어진 반도체기판(11)을 사용한다. 상기 반도체기판(11)의 소정 부분에 통사의 불순물 이온주입 방법과 열에 의한 확산에 의해 N+형 제1매립층(13)과 P+형 제2매립층(15)을 형성한다. 그리고, 액상 에피택셜(liquid epitaxial)등의 방법에 의해 N형 에피택셜층(17)을 형성한다. 그 다음, 제1매립층(13)의 주위에 N+형 싱크층(19)과 제2매립층(15)의 일측에 P+형 콜렉터영역(25)을 형성한다. 싱크층(19)과 콜렉터영역(25)은 각기 N형 및 P형의 불순물을 이온 주입한 후 상기 제1 및 제2매립층(13)(15)과 겹쳐지도록 고온에서 장시간 열처리하므로써 형성된다. 상기에서, 싱크층(19)에 의해 한정되는 에피택셜층(17)은 베이스영역이 된다. 그리고, P형 및 N형의 불순물을 이온주입하고 열처리하여 에미터영역(21)과 베이스접촉영역(23)을 형성한다. 계속해서, 상술한 구조의 표면에 산화막(27)을 형성하고, 통상의 포토리쏘그래피 방법에 의해 산화막(27)의 소정 부분을 제거하여 상기 에미터영역(21), 베이스접촉영역(23) 및 콜렉터영역(25)을 노출시킨다. 그리고, 상기 노출된 에미터영역(21), 베이스접촉영역(23) 및 콜렉터영역(25)의 상부에 에미터전극(28), 베이스전극(29) 및 콜렉터전극(30)을 형성한다.
그러나, 상술한 종래의 수직형 바이폴라 트랜지스터는 N형 불순물이 고농도로 도핑된 제1매립층과 P형 불순물이 고농도로 도핑된 제2매립층이 접촉되어 있으므로 에피택셜층의 성장시 N형 불순물과 P형 불순물에 의해서 결정 결함이 발생되고, 그에 따라 내압이 저하되는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하고자 안출한 것으로서, 제1매립층과 제2매립층을 에피택셜층에 의해서 분리시킴으로써 내압 저하를 방지할 수 있도록 구성한 수직형 바이폴라 트랜지스터를 제공하는 데 그 목적이 있다.
본 발명에서는 상술한 목적을 달성하기 위하여, 제1도전형의 반도체기판과, 상기 제1도전형 반도체기판의 표면에 형성되며 소정 활성영역이 콜렉터영역으로 이용되는 제1도전형의 에피택셜층과, 상기 제1도전형 반도체기판과 제1도전형 에피택셜층에 걸쳐 형성되어 소자를 수직방향으로 분리시키는 고농도 제2도전형의 제1매립층과, 상기 제1매립층의 양측에 상기 고농도 제2도전형의 제1매립층과 접촉되게 형성되어 상기 에피택셜층을 한정하고 소자를 수평방향으로 분리시키는 고농도 제2도전형의 싱크층과, 상기 에피택셜층의 하부에 상기 제1매립층의 상부로부터 소정 간격만큼 이격되게 형성된 고농도 제1도전형의 제2매립층과, 상기 에피택셜층 상부에 상기 활성영역의 소정 부분과 상기 활성영역을 제외한 영역에 형성된 분리산화막과, 상기 활성영역의 일측 표면에 제2도전형의 불순물이 고농도로 이온 주입되어 형성된 얇은 폭을 갖는 제2도전형의베이스영역과, 상기 베이스영역의 일측 표면에 형성된 고농도 제2도전형의 베이스접촉영역과, 상기 베이스영역의 타측 표면에 형성된 고농도 제1도전형의 에미터영역과, 상기 활성영역의 타측 표면에 형성된 고농도 제2도전형의 콜렉터접촉영역과, 상기 베이스접촉영역, 에미터영역 및 콜렉터접촉영역의 표면과 접촉되게 형성되는 베이스전극, 에미터전극 및 콜렉터전극을 포함하는 수직형 바이폴라 트랜지스터를 제공한다.
제1도는 종래 수직형 바이폴라 트랜지스터의 단면도.
제2도는 본 발명에 따른 수직형 바이폴라 트랜지스터의 단면도.
제3도(a) 내지 (d)는 본 발명의 바람직한 실시예에 따른 수직형 바이폴라 트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
41 : 반도체기판 43 : 제1매립층
45 : 싱크층 47 : 에피택셜층
49 : 제2매립층 51 : 분리산화막
53 : 베이스영역 55 : 에미터영역
57 : 콜렉터접촉영역 59 : 베이스접촉영역
61 : 절연산화막 63 : 에미터전극
64 : 베이스전극 65 : 콜렉터전극
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 수직형 바이폴라 트랜지스터의 단면도이다.
상기 수직형 바이폴라 트랜지스터는 반도체기판(41), 제1매립층(43), 싱크층(45), 에피택셜층(47), 제2매립층(49), 베이스영역(53), 에미터영역(55), 콜렉터접촉영역(57), 베이스접촉영역(59), 분리산화막(51), 절연산화막(61), 에미터전극(63), 베이스전극(64) 및 콜렉터전극(65)을 포함한다.
상기에서, 반도체기판(41)은 보론 등의 불순물이 1×1015원자/㎤정도로 도핑된 P형 실리콘기판이다. 그리고, 반도체기판(41)의 표면에 결정성장된 P형 에피택셜층(47)이 형성되어 있으며, 이 에피택셜층(47)의 소정 부분, 즉, 소자를 분리하는 N+형 제1매립층(43) 및 싱크층(45)에 의해 한정되는 활성 영역내에 불순물이 도핑된 P+형 에미터영역(55), N+형 베이스접촉영역(59) 및 P+형 콜렉터접촉영역(57)이 형성되어 있다. 에피택셜층(47)은 보론등의 P형 불순물이 1×1014~1×1016원자/㎤ 정도의 농도로 도핑되어 1.0~3.0㎛ 정도의 두께로 형성되며, 이 에피택셜층(47) 중 소자가 형성되는 영역으로 제1매립층(43)과 싱크층(45)에 의해 아웃하는 소자영역과 전기적으로 분리되는 활성영역은 콜렉터영역이 된다.
제1매립층(43)은 반도체기판(41)이 비소(As) 또는 안티몬(Sb) 등의 N형 불순물이 1×1015~1×1016원자/㎠ 정도의 고농도로 이온주입되어 형성되며 소자를 수직방향으로 분리하고, 싱크층(45)은 에피택셜층(47)의 소정 부분에 인 등의 N형불순물이 1×1015~1×1-16원자/㎠ 정도의 고농도로 이온주입되어 형성되며 소자를 수평방향으로 분리한다. 그리고, 제1매립층(43)와 싱크층(45)은 서로 연결되어 활성영역을 섬(Island)과 같이 에워싸 인접하는 부분과 전기적으로 분리한다.
베이스영역(53)은 활성영역의 소정부분의 표면에 인 또는 비소(As) 등의 N형 불순물이 5×1013~1×1014원자/㎠정도로 이온 주입되어 형성된다. 상기 베이스영역(53)의 표면에 비소 등의 N형 불순물이 1×1015~1×1016원자/㎠정도의 고농도로 이온 주입된 베이스접촉영역(59)과 보론 등의 P형 불순물이 5×1014~1015원자/㎠정도의 고농도로 이온 주입된 에미터영역(55)이 형성된다. 상기에서, 에피택셜층(47)의 제1 및 제2매립층(43)(45)으로 에워 싸인 부분이 콜렉터영역이 되어 전하가 반도체기판(41)의 수직방향으로 흐른다. 이러한 구조의 트랜지스터를 수직형 바이폴라 트랜지스터라 한다. 그리고 콜렉터접촉영역(57)이 상기 활성영역의 표면에 분리 산화막(51)에 의해 베이스영역(53)과 이격되게 형성된다. 베이스전극(64), 에미터전극(63) 및 콜렉터전극(65)이 각각 베이스접촉영역(59), 에미터영역(55) 및 콜렉터접촉영역(57)과 접촉되도록 절연산화막(61)을 개재시켜 형성된다.
제2매립층(49)이 제1매립층(43)의 상부에 보론 등의 P형 불순물이 5×1012~5×1013원자/㎠정도로 이온 주입되어 형성되며, 이때 제2매립층(49)은 본 발명에 따라 제1매립층(43)의 상부로부터 소정 간격 이격되게 형성된다. 이와 같이 형성된 제2매립층(49)은 제1매립층(43)과 제2매립층(49) 사이에 결정 결함으로 인해 발생되는 내압 저하를 방지할 수 있을 것이다.
제3도(a) 내지 (d)는 본 발명에 바람직한 실시예에 따른 수직형 바이폴라 트랜지스터의 제조공정도이다.
제3도(a)를 참조하면, P형 반도체기판(41)의 표면에 열산화막(도시되지 않음)과 포토레지스트층(도시되지 않음)를 형성한 후 통상의 방법에 의해 반도체기판(41)의 소정 부분을 노출시킨다. 그리고, 반도체기판(41)의 노출된 부분에 비소 또는 안티몬 등의 N형 불순물을 20~60KeV의 에너지에 의해 1×1015~1×1016원자/㎝2정도의 고농도로 이온주입한다. 계속해서, 질소 분위기에서 이온 주입된 불순물이 확산되도록 1150~1250℃의 온도로 200~300분 정도 열처리하여 제1N+매립층(43)을 형성한다. 제1매립층(43)은 수직방향으로 소자를 분리한다. 그리고, 반도체기판(41)의 표면에, 재차, 포토레지스트층(도시되지 않음)을 형성한 후 통상의 방법에 의해 제1매립층(43)의 주위의 소정 영역을 노출시킨다. 그리고, 제1매립층(43)의 노출된 부분에 상기 제1매립층(43)의 불순물과 동일한 도전형이고 확산속도가 빠른 인 등의 N형 불순물을 20~50KeV의 에너지에 의해5×1015~5×1016원자/㎝2 정도의 고농도로 이온 주입한 후 산소 분위기에서 1000~1150℃의 온도로 30~60분 정도 열처리하여 주입된 불순물을 활성화시킨가. 계속해서, 상기 반도체기판(41)의 표면에 액상에피택시(Liquid Phase Epitaxy: LPE)등의 결정성장방법에 의해 보론 등의 P형 불순물이 1000~1200℃ 정도의 온도에서 1×1014~1×1016원자/㎤정도로 도핑된 P형 에피택셜층(47)을 1~3㎛ 정도의 두께로 성장시킨다. 이때, 인의 확산 속도가 제1매립층(43)의 불순물인 비소 또는 안티몬의 확산 속도보다 빠르기 때문에 에피택셜층(47)의 성장과 더불어 상기에서 활성화된 인이 외방 확산(out diffusion)되어 N+형 싱크층(45)이 형성되어 소자의 콜렉터영역이 되는 활성영역을 한정한다.
제3도(b)를 참조하면, 싱크층(45)에 한정된 활성영역 내에 P+형 제2매립층(49)을 형성한다. 먼저, 에피택셜층(47)의 상부에 포토레지스트층(도시되지 않음)을 형성한 후 통상의 방법에 의해 상기 활성영역 내의 에피택셜층(47)을 노출시킨다. 그리고, 포토레지스트층을 마스크로 이용하여 노출된 에피택셜층(47)에 보론 등의 P형 불순물을 1.0~2.0MeV 정도의 높은 에너지에 의해 5×1012~5×1013원자/㎝2 정도로 이온을 주입한 후 상기 포토레지스트층을 제거하고 질소 분위기에서 1000~1150℃의 온도로 60~100분 정도 열처리하므로써 제2매립층(49)이 형성된다. 이때, 제2매립층(49)은 제1매립층(43)의 상부로부터 소정 간격 이격되게 형성되며, 그에 따라 제1매립층(43)과 제2매립층의 n형 불순물과 p형 불순물에 의해서 발생되는 결정 결함 및 그에 따른 내압 저하를 방지할수 있다.
그 다음, 에피택셜층(47)상부의 활성영역 이외의 영역과 활성영역의 소정 부분에 통상의 LOCOS(Local Oxidation of Silicon)방법에 의해 5000~8000Å정도 두께의 분리산화막(51)을 형성한다. 그 다음, 활성영역 내의 소정 부분에 N형 베이스영역(53)을 형성한다. 상기 베이스영역(53)은 포토레지스트층(도시되지 않음)을 마스크로 하여 상기 활성영역의 소정 부분에 인 또는 비소 등의 N형 불순물을 20~30KeV 정도의 에너지에 의해 5×1013~1×1014원자/㎝2 정도로 이온 주입한 후 상기 포토레지스트층을 제거하고 질소 분위기에서 900~1000℃의 온도로 30~60분 정도 열처리하므로써 형성된다.
제3도(c)를 참조하면, 베이스영역(53)의 일측과 이 베이스영역(53)이 형성되지 않은 활성영역에 통상의 방법에 의해 P형+에미터영역(55)과 P+형 콜렉터접촉영역(57)을 형성한다. 상기 에미터영역(55)과 콜렉터접촉영역(57)은 보론 등의 P형 불순물을 20~40KeV정도의 에너지에 의해 5×1014~1×1015원자/㎝2 정도로 이온 주입한 후 질소 분위기에서 1000~1150℃의 온도로 60~100분 정도 열처리함으로써 형성된다. 그리고, 베이스영역(53)의 타측에 비소 또는 인 등의 N형 불순물을 40~60KeV 정도의 높은 에너지에 의해 1×1015~1×1016원자/㎝2 정도의 고농도로 이온 주입한 후 질소 분위기에서 1000~1150℃의 온도로 60~100분 정도 열처리하여 N+형 베이스접촉영역(59)을 형성한다.
제3도(d)를 참조하면, 전술한 구조의 전표면에 화학기상 증착(Chemical Vapor Deposition : CVD) 방법에 의해 5000~8000Å 정도 두께의 절연산화막(61)을 형성한다. 그리고, 통상의 포토리쏘 그래피(photolithgraphy) 방법에 의해 접촉개구를 형성하여 베이스접촉 영역(59), 에미터영역(55) 및 콜렉터접촉영역(57)의 소정 부분을 노출 시킨다. 그 후, 알루미늄 또는 은 등의 도전성금속을 스퍼터링(sputtering) 또는 진공증착방법으로 증착시킨 다음 통상의 포토리쏘 그래피방법에 의해 베이스전극(64), 에미터전극(63) 및 콜렉터전극(65)을 형성한다.
상술한 바와 같이 본 발명은 바람직한 실시예를 중심으로 설명 및 도시하였으나, 본 기술분야의 숙련자라면 본 발명의 사상 및 범주를 벗어나지 않고 다양하게 변형 실시 할 수 있음을 알 수 있을 것이다. 즉, 본 발명의 실시예에서는 P형 에피택셜층에 수직형 PNP 트랜지스터를 형성하였으나, N형 에피택셜층에 수직형 PNP트랜지스터를 형성할 수도 있다.
따라서, 상술한 본 발명에 따르면 에피택셜층에 의해서 제1매립층 및 제2매립층이 이격되기 때문에 에피택셜층 성장시 고농도의 N형 및 P형 불순물에 의한 결정 결함으로 발생되는 내압이 저하되는 것을 방지하는 잇점이 있다.

Claims (3)

  1. 제1도전형의 반도체기판과, 상기 제1도전형 반도체기판의 표면에 형성되며 소정 활성영역이 콜렉터영역으로 이용되는 제1도전형의 에피택셜층과, 상기 제1도전형 반도체기판과 제1도전형 에피택셜층에 걸쳐 형성되어 소자를 수직방향으로 분리시키는 고농도 제2도전형의 제1매립층과, 상기 제1매립층의 양측에 상기 고농도 제2도전형의 제1매립층과 접촉되게 형성되어 상기 에피택셜층을 한정하여 소자를 수평방향으로 분리시키는 고농도 제2도전형의 싱크층과, 상기 에피택셜층의 하부에 상기 제1매립층의 상부로부터 소정 간격만큼 이격되게 형성된 고농도 제1도전형의 제2매립층과, 상기 에피택셜층 상부에 상기 활성영역의 소정 부분과 상기 활성영역을 제외한 영역에 형성된 분리산화막과, 상기 활성영역의 일측 표면에 제2도전형의 불순물이 고농도로 이온 주입되어 형성된 얇은 폭을 갖는 제2도전형의 베이스영역과, 상기 베이스영역의 일측 표면에 형성된 고농도 제2도전형의 베이스접촉영역과, 상기 베이스영역의 타측 표면에 형성된 고농도 제1도전형의 에미터영역과, 상기 활성영역의 타측 표면에 형성된 고농도 제1도전형의 콜렉터접촉영역과, 상기 베이스접촉영역, 에미터영역 및 콜렉터접촉영역의 표면과 접촉되게 형성되는 베이스전극, 에미터전극 및 콜렉터전극을 포함하는 수직형 바이폴라 트랜지스터.
  2. 제1항에 있어서 상기 제1도전형이 P형이고, 상기 제2도전형이 N형인 수직형 바이폴라 트랜지스터.
  3. 제1항에 있어서 상기 제2매립층은 상기 제1매립층의 불순물보다 확산 속도가 빠른 불순물을 이온 주입한 후 상기 에피택셜층 성장시 외방 확산되어 형성되는 수직형 바이폴라 트랜지스터.
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