KR0152680B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0152680B1
KR0152680B1 KR1019940034216A KR19940034216A KR0152680B1 KR 0152680 B1 KR0152680 B1 KR 0152680B1 KR 1019940034216 A KR1019940034216 A KR 1019940034216A KR 19940034216 A KR19940034216 A KR 19940034216A KR 0152680 B1 KR0152680 B1 KR 0152680B1
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Abstract

NPN 바이폴라 트랜지스터의 제조에 있어서, N+매립층과 P형 진성 베이스 영역 사이의 N형 웰 영역 또는 N형 에피택셜 영역내에 형성된 N형 불순물 영역은 P형 진성 베이스 영역 바로 밑에만 형성된다. 상기 N형 불순물 영역의 불순물 농도는, 그 중앙 영역 주위를 감싸는 영역에서의 불순물 농도보다는 에미터 확산 영역 바로 밑에 위치하는 그 중앙 영역이 더 높거나 균일하게 되어있다.

Description

반도체 장치 및 그 제조방법
제1도는 종래 실시예에서의 N형 불순물 영역과 진성 베이스 영역의 형성 단계에서의 반도체 장치 단면도.
제2도는 종래 실시예에서의 외인성 베이스 영역의 형성 단계에서의 반도체 장치 단면도.
제3(a)도는 종래 실시예에서의 N형 불순물 영역과 진성 베이스 영역형성용 주입 마스크의 개구부를 도시하는 평면도.
제3(b)도는 주입 마스크가 제공된 경우의 종래 반도체 단면도.
제4도는 N형 불순물 영역과 에미터 슬릿 사이의 간격 X를 도시하는 종래의 반도체 장치 단면도.
제5도는 간격 X에 대하여 베이스와 콜렉터 사이의 용량 CBC와 차단 주파수 fT의 관계를 나타내는 그래프.
제6도는 제1실시예에서 N형 매립층 영역과 N형 에피택샬 층의 형성단계의 단면도.
제7도는 제1실시예에서 N형 불순물 영역과 진성 베이스 영역 형성단계에서의 반도체 장치 단면도.
제8도는 제1실시예에서 외인성 베이스 영역 형성 단계에서의 반도체 장치 단면도.
제9도는 제1실시예에서 에미터 전극 형성 단계에서의 반도체 장치 단면도.
제10도는 제1실시예에서 에미터 확산 영역 형성 단계에서의 반도체 장치 단면도.
제11(a)도는 본 발명에 있어서 N형 불순물 영역과 진성 베이스 영역에 대한 주입 마스크의 개구부를 나타내는 평면도.
제11(b)도는 마스크가 제공되었을 경우의 본 발명 반도체 장치의 단면도.
제12도는 제2실시예에서 N형 매립층 영역과 N형 에피택셜 층의 형성 단계에서의 반도체 장치 단면도.
제13도는 제2실시예에서 제1의 N형 불순물 영역과 진성 베이스 영역 형성 단계에서의 반도체 장치 단면도.
제14도는 제2실시예에서 외인성 베이스 영역의 형성 단계에서의 반도체 장치 단면도.
제15도는 제2실시예에서 제2의 N형 불순물 영역 형성 단계에서의 반도체 장치 단면도.
제16도는 제2실시예에서 에미터 전극 형성 단계에서의 반도체 장치 단면도.
제17도는 제2실시예에서 에미터 확산 영역 형성 단계에서의 반도체 장치 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체 기판 2 : N+형 매립층 영역
4 : N형 웰 영역 5 : 장치 분리 산화(절연)막
6 : N형 불순물 영역 7 : 진성 베이스 영역
8 : 에미터 전극 9 : 산화막 스페이스
10 : 외인성 베이스 영역 11 : 마스크
12 : 에미터 슬릿 14 : 제1산화막
15 : 제2산화막 16 : 제3산화막
17 : 에미터 확산 영역 18 : 제1의 N형 불순물 영역
19 : 제2의 N형 불순물 영역
본 발명은 바이폴라 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 특히 NPN 바이폴라 틀랜지스터의 구조와 그 제조 방법에 관한 것이다.
종래에 있어서, 바이폴라 트랜지스터의 고속 동작과 높은 구동 능력은 대략 두 가지 방법으로 충분히 추려진다.
제1방법에 있어서, 전극과 에미터, 베이스, 콜렉터의 확산층의 기생 저항과, 전극과 에미터, 베이스, 콜렉터의 확산층의 접합부 사이의 기생 용량을 최소화했다.
제2방법에 있어서, 차단 주파수 fT가 개선되었다. 베이스 확산층의 깊이를 감소시켜 베이스 폭을 줄임으로서 차단 주파수 fT를 개선시키는 방법, 또는 예를들어, NPN 바이폴라 트랜지스터에 있어서, 콜렉터의 N+매립층 영역과 P형 진성 베이스 영역 사이에 존재하는 N형 웰 영역 또는 N형 에피택셜층의 불순물 농도보다는 불순물 농도가 더 높지만, N+매립층 영역보다는 불순물 농도가 낮은 N형 불순물 영역을 제공하여 커(Kirk) 효과를 제어함으로서 바이폴라 트랜지스터의 차단 주파수 fT를 개선하는 또다른 방법으로서의 제2방법이 행해진다.
상기 방법에 있어서, 바이폴라 트랜지스터의 고속 동작과 높은 구동 능력을 충분히 추려내기위하여, 바이폴라 트랜지스터는 통상적으로 한쌍으로 사용된다.
예를들면, 일본국 특개평 제2-215158호 공보에 개시된 바이폴라 트랜지스터 제조 방법에 있어서, 제1방법처럼, 미세한 폭으로 가공된 다결정질실리콘을 에미터 전극으로 사용하여 횡방향으로 바이폴라 트랜지스터의 전극크기가 감소되어 바이폴라 트랜지스터 자체가 기생하는 용량과 저항이 줄어든다.
다음 제2방법에 있어서, 제3(a)도에 도시된 바와같이 마스크(11)를 사용하여 N+형 매립층 영역(2)과 진성 베이스 영역(7) 사이의, 진성 베이스 영역(7)과 외인성 베이스 영역(10)의 밑 전 범위에대하여 N형 불순물 영역(6)이 제공되어 베이스와 콜렉터 사이의 공핍층이 콜렉터측으로 연장되는 것을 제어하며, 따라서 바이폴라 트랜지스터의 AC 특성중의 하나인 차단 주파수 fT가 개선된다.
다음에, 일본국 특개평 제2-215158호 공보에 개시된 종래 구조의 바이폴라 트랜지스터 제조 방법은 도면과 관련하여 설명된다. 제1도와 제2도는 종래 구조의 바이폴라 트랜지스터 제조 방법을 설명하는 반도체 소자의 단면도이다.
종래 구조의 바이폴라 트랜지스터 제조 방법은 제1도 및 제2도와 관련되어 후술될 것이다.
제1도에서, P형 반도체 기판(1)상에 N+형 매립층 영역(2)과 N형 에피택셜 층이 형성된후, 이온 주입에 의하여 N형 에피택셜 층은 N형 웰 영역(4)으로 바뀐다. 또한, 장치 분리 산화(절연)막(5)이 형성된 후, 마스크(11)를 사용하여 소정의 영역에 이온 주입하여 N형 불순물 영역(6)과 진성 베이스 영역(7)이 형성된다.
다음 제2도에서, 제1도에 도시된 반도체상에 에미터 전극(8)을 형성하고, 공지된 CVD(Chemical Vapor Deposition, 이하 CVD) 기술과 공지된 이방성 에칭 기술을 사용하여 산화막 스페이스(9)를 형성하고, 이온 주입에 의하여 외인성 베이스 영역(10)을 형성한다.
그러나, 상술한 종래 구조의 바이폴라 트랜지스터에 있어서, 제3(a)도의 A-A선을 따라서 취해진 단면을 도시하는 제3(b)도와 제3(a)도에 도시된것처럼, 큰 면적의 개구부를 갖는 진성 베이스 영역을 형성하기위하여 마스크(11)를 사용하여 N형 불순물을 형성하기때문에, 제3(b)도의 단면도에 도시된 것처럼, 진성 베이스 영역(7)과 외인성 베이스 영역(10)의 밑 전 범위에 대하여, N형 웰 영역(4)의 농도보다 더 높은 농도를 갖는 N형 불순물 영역(6)이 존재하게 된다. 결과적으로, 콜렉터와 베이스 사이의 용량이 커지게되어, 바이폴라 트랜지스터의 회로 동작이 느려지는 원인중의 하나가된다.
본 발명의 발명자는, 에미터 슬릿(12)으로부터 N형 불순물 영역(6)까지의 거리와 관련하여, 베이스와 콜렉터 사이의 용량 CBC및 차단 주파수 fT사이의 관계를 나타내기위하여 실험과 시뮬레이션을 수행하였다. 상기 실험과 시뮬레이션의 결과는, 제4도와 제5도에 도시된 바와같이, 에미터 슬릿(12)으로부터 N형 불순물 영역(6)까지의 간격 X가 X ＞ 0.5㎛이더라도, 베이스와 콜렉터 사이의 용량 CBC는 증가하고 차단 주파수 fT는 개선되지 않는다는 것을 나타낸다.
바이폴라 트랜지스터의 고주파 특성의 장점을 나타내는 성능지수(figure of merit)로서, fT외에 fmax(최고발질 주파수 : maximum frequency of oscillation)이 있으며, 근사적으로,
으로 나타나는 것이 알려져있다. (여기서, RB는 베이스저항, CBC는 콜렉터 베이스 간 용량). 이 때문에 고성능의 바이폴라 트랜지스터를 얻기 위해서는, fT가 일정한 경우 CBC가 보다 작게 되는 것이 fmax가 크게 되어 바람직하다. 본 발명에는 fT를 일정하게 하면서, CBC의 저감을 목적으로 하고 있다.
따라서, 본 발명의 목적은, 베이스와 콜렉터 사이의 정전 용량을 감소시키고 반도체 장치의 제조 방법을 개선시켜, 고속 동작과 높은 구동 능력을 가지는 반도체 장치를 제공하는 것이다.
본 발명에 있어서, N+형 매립층 영역과 P형 진성 베이스 영역 사이의 N형 에피택셜 영역 또는 N형 웰 영역에 형성된 N형 불순물 영역을 갖는 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치로서, 상기 N형 불순물 영역은 상기 P형 진성 베이스 영역 밑에 존재하고, 상기 N형 불순물 영역은 상기 N+형 매립층 영역의 불순물 농도보다 낮지만 상기 N형 에피택셜 영역 또는 상기 N형 웰 영역의 불순물 농도보다는 높은 불순물 농도를 갖는 것을 특징으로하는 반도체 장치가 제공되었다.
N+형 매립층 영역과 P형 진성 베이스 영역 사이의 N형 에피택셜 영역 또는 N형 웰 영역에 형성된 N형 불순물 영역을 갖는 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치로서, 상기 N형 불순물 영역은 상기 P형 진성 베이스 영역 밑에 제1 및 제2의 상이한 농도로 존재하고, 에미터 확산 영역 바로 밑에 존재하는 상기 제2의 N형 불순물 영역은 상기 제2의 N형 불순물 영역 주위에 존재하는 상기 제1불순물 영역의 불순물 농도보다 더 높은 불순물 농도를 갖는 것을 특징으로 하는 또다른 반도체 장치가 제공되었다.
또한, 바이폴라 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서, P형 반도체 기판상에 N형 불순물을 갖는 제1 매립층 영역을 형성하는 단계, 반도체 기판상에 N형 에피택셜 영역을 형성하고 에피택셜 영역내의 바이폴라 영역을 N형으로 도핑하는 단계, 반도체 기판상의 P형 진성 베이스 영역 내에 N형 불순물 영역을 형성하고 마스크를 사용하여 상기 N형 불순물 영역 위에 P형 진성 베이스 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공되었다.
본 발명의 상기 내용 및 또다른 목적과 특성은 첨부된 도면과 관련하여 앞으로 설명되는 것에서 나타날 것이다.
본 발명의 제1실시예는 도면을 참조하여 설명된다.
제6도 내지 제10도는 본 발명의 제1 실시예의 구조와 제조 공정을 나타내는 반도체 장치의 단면도이다. 제11(a)도는 진성 베이스 영역과 N형 불순물 영역을 위한 주입 마스크의 개구부를 나타내는 평면도이고, 제11(b)도는 제11(a)도의 B-B선을 따라서 취해지는 단면도이다.
처음에, 본 발명의 제1 실시예 구조는 제7도, 제8도, 제11(a)도, 제11(b)도와 관련되어 설명된다.
본 발명 제1 실시예의 구조의 특징은, 종래의 실시예와 비교할 경우, 제7도에 도시된 것처럼, N형 불순물 영역(6)이 실질적으로 진성 베이스 영역(7) 밑에만 존재한다는 것이다. 상기 구조로 인하여, 베이스와 콜렉터 사이의 용량은 종래의 기술보다 약 30% 정도 감소하였다.
다음에, 본 발명의 제1 실시예 제조 방법은 제6도 내지 제10도, 제11(a), 제11(b)도와 관련되어 설명된다.
제6도에서, P형 반도체 기판(1)상에 N+형 매립층 영역(2)과 N형 에피택셜층(3)이 형성된다. 장치 분리 산화(절연)막(5)과 콜렉터 리드 영역(13)이 형성된다.
다음, 제7도에서, 제11(a)도와 제11(b)도에 도시된 마스크(11)를 사용하여, 바람직하게 200 내지 400 keV, 1011내지 1013cm-2의 인을 사용하여 N형 불순물 영역(6)을 형성하고, 다음에, 동일 마스크를 사용하여, 5 내지 30keV, 1012내지 1014cm-2의 보론 또는 보론 플루오르화물을 사용하여 진성 베이스 영역(7)이 형성된다.
다음에, 제8도에서, 마스크(101)를 사용하여, 10 내지 50keV, 1014내지 1016cm-2의 보론 또는 보론 플루오르화물을 사용하여 외인성 베이스 영역(10)을 형성한다.
여기에서, 진성 베이스 영역(7)과 외인성 베이스 영역(10)을 형성하기 위한 마스크(11, 101)는 제11(b)도에 도시된 것처럼, 서로 중첩되는 개구부를 가지며, 바람직한 중첩양(제11(b)도에 도시된 Y영역)은 Y=0.2 내지 0.6㎛이다.
다음에, 제9도에서, 공지된 CVD 기술을 사용하여 제2 산화막(15)을 성장시키고, 마스크를 사용하여, 공지된 이방성 에칭 기술로서 제1 및 제2 산화막(14, 15)을 꿰뚫어 에미터 슬릿을 형성한다. 다음에, 공지된 CVD기술을 사용하여 두께가 1000 내지 3000Å인 다결정질 실리콘을 성장시키고, 또한 마스크를 사용하여, 공지된 이방성 에칭 기술로서 에미터 전극(8)을 형성한다. 이 경우에, 에미터 확산 영역(17)을 형성하기 위하여, 다결정질 실리콘내에 인 또는 비소와 같은 불순물 도핑은, 성장시에 행하는 방법 또는 성장후에 이온 주입등에 의하여 행하는 방법을 이용하여 수행된다.
다음에, 제10도에서, 공지된 CVD기술을 사용하여 제3 산화막(16)을 형성하고, 마스크를 사용하여, 공지의 이방성 에칭 기술로서 접촉 구멍을 뚫은후, 배선(21)을 형성한다. 제조 공정 중에 열 처리를 하여 진성 베이스 영역(7)내에 에미터 확산 영역(17)이 형성된다.
다음에, 본 발명의 제2 실시예는 도면과 같이 설명된다.
제12도 내지 17도는 본 발명의 제2실시예의 구조와 제조 방법을 설명하는 반도체 장치의 단면도이다.
처음에, 본 발명의 제2 실시예 구조는 제13도 내지 15도를 참조하여 설명된다.
본 발명의 제1 실시예의 반도체 장치 구조에서, N형 불순물 영역(6)의 형성은 한번의 주입 작동에 의하여 수행되기에, N형 불순물 영역(6)내의 불순물 농도는 베이스 밑에 횡방향으로 균일하게 분포되어있다. 이에 대하여, 본 발명의 제2실시예 구조의 특징은, 제15도에 도시된 것처럼, N형 불순물 영역이 제1 및 제2의 상이한 N형 불순물 영역(18)으로 구성되고, 제2의 N형 불순물 영역(19)는 에미터 확산 영역(17) 밑에만 존재하고, 본 발명의 제1 실시예에 나타난 N형 불순물 영역(6) 농도보다 20 내지 30% 더 높은 불순물 농도를 가진다. 또한, 제1의 N형 불순물 영역(18)은 제2의 N형 불순물 영역(19) 주변에 존재하고, 본 발명의 제1 실시예에 설명된 N형 불순물 영역(6)의 농도보다 20 내지 30% 낮은 불순물 농도를 가진다.
에미터 확산 영역(17) 밑의 N형 불순물 영역의 농도를 본 발명의 제1 실시예에 나타난 N형 불순물 영역(6)의 농도보다 20 내지 30% 더 높게 만들고, 또한 제17도의 제1의 N형 불순물 영역(18)의 농도를 본 발명의 제1 실시예의 N형 불순물 영역(6)의 농도보다 20 내지 30% 더 낮게함으로서, 차단 주파수 fT는 본 발명의 제1 실시예의 경우보다 더 크게 개선되었다. 동시에, 베이스와 콜렉터 사이의 용량은 본 발명의 제1 실시예의 경우와 비교하여 10 내지 20% 정도로 충분히 감소되었다.
다음에, 본 발명의 제2 실시예에서의 제조 방법은 제11(a), 11(b)도, 제12도 내지 제17도와 관련하여 설명된다.
제12도에 있어서, P형 반도체 기판(1)상에 N+형 매립층 영역(2)과 N형 에피택셜층(3)이 형성되고, 또한, 장치 분리 산화(절연)막(5)과 콜렉터 리드 영역(13)이 형성된다.
다음 제13도에서, 제11(a), 11(b)동에 도시된 마스크(11)를 사용하여, 바람직하게 200 내지 400keV, 1011내지 1013cm-2의 인을 사용하여 제1의 N형 불순물 영역(18)이 형성되고, 또한, 동일 마스크를 사용하여, 5내지 30keV, 1012내지 1014cm-2의 보론 또는 보론 플로오르화물을 사용하여 진성 베이스 영역(7)을 형성한다.
다음 제14도에서, 마스크(11)를 사용하여, 10 내지 50keV, 1014내지 1016cm-2의 보론 또는 보론 플루오르화물을 사용하여 외인성 베이스 영역(10)이 형성된다.
상술한 단계는 제1 실시예와 유사하다.
다음 제15도에서, 공지의 CVD기술을 사용하여 제2 산화막(15)을 성장시키고, 마스크(102)를 사용하여, 공지의 이방성 에칭 기술로서 제1 및 제2 산화막(14, 15)을 제거하여 에미터 슬릿(12)을 형성한후, 200 내지 400 keV, 1011내지 1013cm-2의 인을 사용하여 제2의 N형 불순물 영역(19)을 형성한다. 다음에, 두께가 1000 내지 3000 Å인 다결정질 실리콘을 공지의 CVD 기수를 사용하여 성장시킨 후, 제16도에 도시된 것처럼, 마스크를 사용하여 공지의 이방성 에칭 기술로서 에미터 전극(8)을 형성한다. 이 경우에, 에미터 확산 영역(17)을 형성하기 위하여, 다결정질 실리콘내에 인 또는 비소와 같은 불순물 도핑은, 성장시에 행하는 방법 또는 성장후에 이은 주입 등에 의하여 행하는 방법을 이용하여, 수행된다.
제2의 N형 불순물 영역(19)내의 인의 농도는, 제13도에서의 제1의 N형 불순물 영역(18)의 인의 주입양(1011내지 1013cm-2)과 제15도에서의 인의 주입령(1011내지 1013cm-2)의 합에의하여 결정된다.
다음 제17도에서, 공지의 CVD 기술을 사용하여 제3의 산화막(16)을 성장시키고, 마스크를 사용하여, 공지의 이방성 에칭 기술로서 접촉 홀을 뚫은 후, 배선(21)을 형성한다.
이상에서 본 발명의 바람직한 형태가 설명되었지만, 당업자에게 있어서는 본 발명의 정신을 벗어나지 않으면서 변형을 할 수 있다는 것이 명확하다.
따라서, 본 발명의 범위는 다음의 청구항에 의하여 전적으로 결정된다.

Claims (5)

  1. 진성 베이스 영역과 외인성 베이스 영역을 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치에 있어서, 상기 반도체 장치는 N+형 매립층 영역과 P형 진성 베이스 영역 사이의 N형 에피택셜 영역 또는 N형 웰 영역에 형성된 N형 불순물 영역을 가지며, 상기 N형 불순물 영역은 상기 P형 진성 베이스 영역 밑에만 존재하고, 상기 N형 불순물 영역은 상기 N+형 매립층 영역의 불순물 농도보다 낮지만 상기 N형 에피택셜 영역 또는 상기 N형 웰 영역의 불순물 농도보다는 높은 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  2. N+형 매립층 영역과 P형 진성 베이스 영역 사이의 N형 에피택셜 영역 또는 N형 웰 영역에 형성된 N형 불순물 영역을 갖는 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치로서, 상기 N형 불순물 영역은 상기 P형 진성 베이스 영역 밑에만 제1 및 제2의 상이한 농도로 존재하고, 에미터 확산 영역 밑에만 존재하는 상기 제2의 N형 불순물 영역은 상기 제2의 N형 불순물 영역 주위에 존재하는 상기 제1 불순물 영역의 불순물 농도보다 더 높은 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  3. 바이폴라 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서, P형 반도체 기판성에 N형 불순물을 갖는 제1 매립층 영역을 형성하는 단계, 반도체 기판상에 N형 에피택셜 영역을 형성하고 에피택셜 영역내의 바이폴라 영역을 N형으로 도핑하는 단계, 반도체 기판상의 P형 진성 베이스 영역내에 N형 불순물 영역을 형성하고 마스크를 사용하여 상기 N형 불순물 영역 위에 P형 진성 베이스 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서 마스크를 사용하여 N형 불순물 영역을 형성하는 상기 단계는, 마스크를 사용하여 제1의 N형 불순물 영역을 형성하는 단계와, 상기 마스크의 개구부와는 다른 개구부를 갖는 다른 마스크를 사용하여, 상기 에미터 확산층 밑에 제1의 N형 불순물 영역의 불순물 농도보다 더 높은 농도를 갖는 제2의 N형 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서 제1의 N형 불순물 영역을 형성하는 단계에서 사용된 상기 마스크와, 제2의 N형 불순물 영역을 형성하는 단계에서 사용된 상기 마스크의 상기 개구부가 서로 부분적으로 중첩하는 반도체 장치 제조 방법.
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