JPS62216356A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62216356A JPS62216356A JP61060015A JP6001586A JPS62216356A JP S62216356 A JPS62216356 A JP S62216356A JP 61060015 A JP61060015 A JP 61060015A JP 6001586 A JP6001586 A JP 6001586A JP S62216356 A JPS62216356 A JP S62216356A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明は縦型ＰＮＰ トランジスタと通常のバイポーラ
ＮＰＮトランジスタとを組み込んだ半導体集積回路の製
造方法の改良に関する。
ＮＰＮトランジスタとを組み込んだ半導体集積回路の製
造方法の改良に関する。
（ロ）従来の技術
従来の半導体集積回路の製造方法を第２図（イ）乃至第
２図（ホ）を用いて説明する。
２図（ホ）を用いて説明する。
先ず第２図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（Ｓｂ）をデポジットして複数個の埋込層（２
）を形成し、埋込層（２）を囲む基板（１）表面及び所
定の埋込Ｍ（２）上にはポロン（Ｂ）をデポジットして
上下分離領域（３）の軍拡散層（４）及び縦型ＰＮＰ
トランジスタのコレクタ埋込層＜５〉を形成する。
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（Ｓｂ）をデポジットして複数個の埋込層（２
）を形成し、埋込層（２）を囲む基板（１）表面及び所
定の埋込Ｍ（２）上にはポロン（Ｂ）をデポジットして
上下分離領域（３）の軍拡散層（４）及び縦型ＰＮＰ
トランジスタのコレクタ埋込層＜５〉を形成する。
次に第２図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚さに形成する。
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚さに形成する。
次に第２図（ハ）に示す如く、エピタキシャル層（６）
表面のコレクタ埋込層（５〉に対応する領域にリン（Ｐ
）をイオン注入し、縦型ＰＮＰトランジスタのベース領
域（７）を付着する。このイオン注入はドーズ量１０１
２〜１０１ｓｃｒｒｌ−１、加速電圧８０〜１００Ｋｅ
Ｖで行う。
表面のコレクタ埋込層（５〉に対応する領域にリン（Ｐ
）をイオン注入し、縦型ＰＮＰトランジスタのベース領
域（７）を付着する。このイオン注入はドーズ量１０１
２〜１０１ｓｃｒｒｌ−１、加速電圧８０〜１００Ｋｅ
Ｖで行う。
次に第２図（ニ）に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（８）と縦型Ｐ
ＮＰ トランジスタのコレクタ導出領域（９）を約１２
００℃、３〜４時間で選択拡散し、同時に埋込層（２）
、軍拡散層（４）、コレクタ埋込層（５）及びベース領
域（７）をドライブインする。この工程で上拡散層（８
）と軍拡散層（４）が連結して上下分離領域（３）を形
成し、且つエピタキシャル層（６）を接合分離して第１
、第２の島領域（１０）（１１）を形成する。またコレ
クタ導出領域（９）はコレクタ埋込層り５）まで達し、
ベース領域（７）を囲む。具体的にはエピタキシャル層
（６）の厚みが１３μｍであれば、上拡散層（８）は約
９μｍ、軍拡散層（４）とコレクタ埋込層（５）は約７
μｍの深さに拡散され、ベース領域（７〉は約４μｍの
深さに形成きれる。
表面より上下分離領域（３）の上拡散層（８）と縦型Ｐ
ＮＰ トランジスタのコレクタ導出領域（９）を約１２
００℃、３〜４時間で選択拡散し、同時に埋込層（２）
、軍拡散層（４）、コレクタ埋込層（５）及びベース領
域（７）をドライブインする。この工程で上拡散層（８
）と軍拡散層（４）が連結して上下分離領域（３）を形
成し、且つエピタキシャル層（６）を接合分離して第１
、第２の島領域（１０）（１１）を形成する。またコレ
クタ導出領域（９）はコレクタ埋込層り５）まで達し、
ベース領域（７）を囲む。具体的にはエピタキシャル層
（６）の厚みが１３μｍであれば、上拡散層（８）は約
９μｍ、軍拡散層（４）とコレクタ埋込層（５）は約７
μｍの深さに拡散され、ベース領域（７〉は約４μｍの
深さに形成きれる。
次に第２図（ホ）に示す如く、エピタキシャル層（６）
表面よりポロン（Ｂ）を選択拡散し、第１の島領域（１
０）には縦型ＰＮＰ トランジスタのエミ・７り領域（
１２）を、第２の島領域（１１）には通常のＮＰＮトラ
ンジスタのベース領域（１３）を夫々形成し、続いてリ
ン（Ｐ）を選択拡散して第１の島領域（１０）には縦型
ＰＮＰ トランジスタのベースコンタクト領域（１４）
を、第２の島領域（１１）にはＮＰＮトランジスタのエ
ミッタ領域（１５）及びコレクタコンタクト領域（１６
）を夫々形成する。
表面よりポロン（Ｂ）を選択拡散し、第１の島領域（１
０）には縦型ＰＮＰ トランジスタのエミ・７り領域（
１２）を、第２の島領域（１１）には通常のＮＰＮトラ
ンジスタのベース領域（１３）を夫々形成し、続いてリ
ン（Ｐ）を選択拡散して第１の島領域（１０）には縦型
ＰＮＰ トランジスタのベースコンタクト領域（１４）
を、第２の島領域（１１）にはＮＰＮトランジスタのエ
ミッタ領域（１５）及びコレクタコンタクト領域（１６
）を夫々形成する。
この様にして第１の島領域（１０）に形成した縦型ＰＮ
Ｐトランジスタは、活性ベースの大部分をイオン注入に
より形成したベース領域（７）で形成するので、その不
純物濃度勾配が内部にドリフト電界を生じさせてキャリ
アの走行速度を増大させ、高い利得帯域幅積ｆ１が得ら
れている。また縦型ＰＮＰ トランジスタのｈＦ！はほ
ぼベース領域（７）で決定されるので、エピタキシャル
層（６）の比抵抗や厚さがばらついてもｈＦ！はあまり
ばらつかない。開所る構造の縦型ＰＮＰ トランジスタ
は、例えば特開昭５９−２１１２７０号公報に記載され
ている。
Ｐトランジスタは、活性ベースの大部分をイオン注入に
より形成したベース領域（７）で形成するので、その不
純物濃度勾配が内部にドリフト電界を生じさせてキャリ
アの走行速度を増大させ、高い利得帯域幅積ｆ１が得ら
れている。また縦型ＰＮＰ トランジスタのｈＦ！はほ
ぼベース領域（７）で決定されるので、エピタキシャル
層（６）の比抵抗や厚さがばらついてもｈＦ！はあまり
ばらつかない。開所る構造の縦型ＰＮＰ トランジスタ
は、例えば特開昭５９−２１１２７０号公報に記載され
ている。
そうして第２の島領域（１１）には通常のバイポーラＮ
ＰＮ トランジスタが形成され、そのベース領域（１３
）は縦型ＰＮＰ トランジスタのエミッタ領域（１２）
と、ＮＰＮ トランジスタのエミッタ領域（１５）は縦
型ＰＮＰ トランジスタのベースコンタクト領域（１４
）と同時に拡散形成している。
ＰＮ トランジスタが形成され、そのベース領域（１３
）は縦型ＰＮＰ トランジスタのエミッタ領域（１２）
と、ＮＰＮ トランジスタのエミッタ領域（１５）は縦
型ＰＮＰ トランジスタのベースコンタクト領域（１４
）と同時に拡散形成している。
（ハ）発明が解決しようとする問題点
しかしながら、従来の製造方法では上下分離領域（３）
の上拡散層（８〉を形成すると同時に縦型ＰＮＰトラン
ジスタのベース領域（７）とコレクタ埋込層（５）をド
ライブインしている。そのためＮＰＮトランジスタ、縦
型ＰＮＰ ）−ランジスタ共に更に高速化を求めてエピ
タキシャル層（６）を薄くしても、縦型ＰＮＰ トラン
ジスタのｆｌとＶ。、、（ｓａｔ）を所定の値にするた
め、上拡散層（８）の拡散工程には低濃度のベース領域
（７）を十分に深く且つアンチモン（Ｓｂ）とボロン（
Ｂ）の拡散係数の差で形成するコレクタ埋込層＜５）を
十分にはい上げるだけの処理時間が要求される。しかも
上拡散層（８）と軍拡散層（４）とでは、上拡散層（８
）の方が供給される不純物が多い状態、即ちボロン（Ｂ
）を多量に含む拡散源膜を付着したままの状態で拡散す
るため、どうしても上拡散層（８）の方が軍拡散層（４
）より深く形成きれてしまう。
の上拡散層（８〉を形成すると同時に縦型ＰＮＰトラン
ジスタのベース領域（７）とコレクタ埋込層（５）をド
ライブインしている。そのためＮＰＮトランジスタ、縦
型ＰＮＰ ）−ランジスタ共に更に高速化を求めてエピ
タキシャル層（６）を薄くしても、縦型ＰＮＰ トラン
ジスタのｆｌとＶ。、、（ｓａｔ）を所定の値にするた
め、上拡散層（８）の拡散工程には低濃度のベース領域
（７）を十分に深く且つアンチモン（Ｓｂ）とボロン（
Ｂ）の拡散係数の差で形成するコレクタ埋込層＜５）を
十分にはい上げるだけの処理時間が要求される。しかも
上拡散層（８）と軍拡散層（４）とでは、上拡散層（８
）の方が供給される不純物が多い状態、即ちボロン（Ｂ
）を多量に含む拡散源膜を付着したままの状態で拡散す
るため、どうしても上拡散層（８）の方が軍拡散層（４
）より深く形成きれてしまう。
従ってエピタキシャル層（６）を薄くしても上拡散層り
８）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
８）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
（ニ）問題点を解決するための手段
本発明は衛士したこれらの欠点に鑑みてなされ、上下分
離領域（３）の上拡散層（４）とコレクタ埋込層（５）
とをエピタキシャル層（６）の厚みの半分以上深くはい
上げて拡散し、同時にベース領域（７）をコレクタ埋込
Ｍ（５）に到達するか又は略到達するように形成した後
、上下分離領域（３）の上拡散層（８）とコレクタ導出
領域（９）をそれぞれ上拡散層（４）とコレクタ埋込層
（５）に到達するように拡散することにより、集積度を
大幅に向上した、バイポーラＮＰＮ トランジスタと縦
型ＰＮＰ トランジスタを共存させた半導体集積回路の
製造方法を提供するものである。
離領域（３）の上拡散層（４）とコレクタ埋込層（５）
とをエピタキシャル層（６）の厚みの半分以上深くはい
上げて拡散し、同時にベース領域（７）をコレクタ埋込
Ｍ（５）に到達するか又は略到達するように形成した後
、上下分離領域（３）の上拡散層（８）とコレクタ導出
領域（９）をそれぞれ上拡散層（４）とコレクタ埋込層
（５）に到達するように拡散することにより、集積度を
大幅に向上した、バイポーラＮＰＮ トランジスタと縦
型ＰＮＰ トランジスタを共存させた半導体集積回路の
製造方法を提供するものである。
（ホ）作用
本発明によれば、あらかじめ上拡散層（４）、 コレ
クタ埋込層（５）及びベース領域（７〉を十分に深くド
ライブインしてから上拡散層（８）を形成するので、上
拡散Ｍ（８）を浅くでき、その横方向拡散を抑制できる
。よって縦型ＰＮＰトランジスタの特性を劣化させない
で集積度を大幅に向上できる。
クタ埋込層（５）及びベース領域（７〉を十分に深くド
ライブインしてから上拡散層（８）を形成するので、上
拡散Ｍ（８）を浅くでき、その横方向拡散を抑制できる
。よって縦型ＰＮＰトランジスタの特性を劣化させない
で集積度を大幅に向上できる。
（へ）実施例
以下、本発明の半導体集積回路の製造方法を第１図（り
乃至（へ）を用いて詳細に説明する。
乃至（へ）を用いて詳細に説明する。
先ず第１図くりに示す如く、半導体基板（１）としてＰ
型のシリコン基板を用い、基板（１）上に選択的にアン
チモン（Ｓｂ）をデポジットして複数個の埋込層（２）
を形成し、埋込層（２）を囲む基板（１）表面及び所定
の埋込層（２）上にはポロン（Ｂ）をデポジットして上
下分離領域（３）の上拡散層（４）及び縦型ＰＮＰトラ
ンジスタのコレクタ埋込Ｍ（５）を形成する。
型のシリコン基板を用い、基板（１）上に選択的にアン
チモン（Ｓｂ）をデポジットして複数個の埋込層（２）
を形成し、埋込層（２）を囲む基板（１）表面及び所定
の埋込層（２）上にはポロン（Ｂ）をデポジットして上
下分離領域（３）の上拡散層（４）及び縦型ＰＮＰトラ
ンジスタのコレクタ埋込Ｍ（５）を形成する。
次に第１図（口〉に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
次に第１図（ハ）に示す如く、エピタキシャル層（６）
表面のコレクタ埋込層（５）に対応する領域にリン（Ｐ
）をイオン注入し、縦型ＰＮＰトランジスタのベース領
域（７）を付着する。このイオン注入はドーズ量Ｉ Ｑ
” 〜ｌ Ｑ ”Ｃｒ１ｌ−”、加速電圧８０〜１０
０ＫｅＶで行う。
表面のコレクタ埋込層（５）に対応する領域にリン（Ｐ
）をイオン注入し、縦型ＰＮＰトランジスタのベース領
域（７）を付着する。このイオン注入はドーズ量Ｉ Ｑ
” 〜ｌ Ｑ ”Ｃｒ１ｌ−”、加速電圧８０〜１０
０ＫｅＶで行う。
次に第１図（ニ）に示す如く、基板（１）全体に約１２
００°Ｃ１２時間の熱処理を加えることにより上下分離
領域（３）の上拡散層（４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（５）とをエピタキシャル層（６）
の厚みの半分以上はい上げて拡散し、同時に縦型ＰＮＰ
トランジスタのベース領域（７）をドライブインする
。具体的には、上拡散層（４）とコレクタ埋込層（５）
は約５μｍはい上げて拡散し、ベース領域（７）は約３
μｍの深さに形成する。従ってベース領域（７）はコレ
クタ埋込層（５）に完全に到達する。尚ベース領域（７
）の不純物濃度をやや低くしてコレクタ埋込層（５）に
完全に到達しない構造としても何ら問題無い。
００°Ｃ１２時間の熱処理を加えることにより上下分離
領域（３）の上拡散層（４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（５）とをエピタキシャル層（６）
の厚みの半分以上はい上げて拡散し、同時に縦型ＰＮＰ
トランジスタのベース領域（７）をドライブインする
。具体的には、上拡散層（４）とコレクタ埋込層（５）
は約５μｍはい上げて拡散し、ベース領域（７）は約３
μｍの深さに形成する。従ってベース領域（７）はコレ
クタ埋込層（５）に完全に到達する。尚ベース領域（７
）の不純物濃度をやや低くしてコレクタ埋込層（５）に
完全に到達しない構造としても何ら問題無い。
次に第１図くホ）に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（８〉と縦型Ｐ
ＮＰ ）ランジスタのコレクタ導出領域（９）を同時に
選択拡散し、上下分離領域（３）をエピタキシャル層（
６）の厚みの半分より浅い位置で連結して第１、第２の
島領域＜１０）（１１）を形成する。
表面より上下分離領域（３）の上拡散層（８〉と縦型Ｐ
ＮＰ ）ランジスタのコレクタ導出領域（９）を同時に
選択拡散し、上下分離領域（３）をエピタキシャル層（
６）の厚みの半分より浅い位置で連結して第１、第２の
島領域＜１０）（１１）を形成する。
本工程は本発明の特徴とする工程で、あらかじめコレク
タ埋込層（５）と下拡散Ｍ（４〉をエピタキシャル層（
６）の厚みの半分以上深くはい上げて拡散し、同時にベ
ース領域（７）を十分に深く拡散した後に上拡散Ｎ（８
）とコレクタ導出領域（９）を形成しているので、上拡
散層（８）とコレクタ導出領域（９）はベース領域（７
）に制限きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。
タ埋込層（５）と下拡散Ｍ（４〉をエピタキシャル層（
６）の厚みの半分以上深くはい上げて拡散し、同時にベ
ース領域（７）を十分に深く拡散した後に上拡散Ｎ（８
）とコレクタ導出領域（９）を形成しているので、上拡
散層（８）とコレクタ導出領域（９）はベース領域（７
）に制限きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。
このため上拡散層（８）とコレクタ導出領域（９）の横
方向拡散を約３μｍに抑えることができ、それらの表面
占有面積を大幅に縮小できる。具体的には、拡散窓の幅
が４μｍであれば上拡散層（８）とコレクタ導出領域（
９）の幅は約１０μｍに形成される。尚下拡散Ｍ（４）
は上拡散層（８）より深く形成した分だけ幅広になり、
約１４μｍに形成きれる。
方向拡散を約３μｍに抑えることができ、それらの表面
占有面積を大幅に縮小できる。具体的には、拡散窓の幅
が４μｍであれば上拡散層（８）とコレクタ導出領域（
９）の幅は約１０μｍに形成される。尚下拡散Ｍ（４）
は上拡散層（８）より深く形成した分だけ幅広になり、
約１４μｍに形成きれる。
次に第１′ｒｙＪ（へ）に示す如く、エピタキシャル層
（６）表面よりボロン（Ｂ）を選択拡散し、第１の島領
域（１０）には縦型ＰＮＰトランジスタのエミッタ領域
（１２）を、第２の島領域（１１）には通常のＮＰＮト
ランジスタのベース領域（１３）を約２μｍの深さに夫
々形成し、続いてリン（Ｐ）を選択拡散して第１の島領
域（１０）には縦型ＰＮＰトランジスタのベースコンタ
クト領域（１４）を、第２の島領域（１１〉にはＮＰＮ
トランジスタのエミッタ領域（１５）及びコレクタコ
ンタク１〜領域（１６）を約１．５μｍの深きに夫々形
成する。尚縦型ＰＮＰ トランジスタのエミッタ領域（
１２）はエピタキシャル層（６）より高い不純物濃度を
有するベース領域（７〉表面に形成するので、ＮＰＮ）
ランジスタのベースｆｌＪｉ域（１３）よりは多少浅く
形成される。
（６）表面よりボロン（Ｂ）を選択拡散し、第１の島領
域（１０）には縦型ＰＮＰトランジスタのエミッタ領域
（１２）を、第２の島領域（１１）には通常のＮＰＮト
ランジスタのベース領域（１３）を約２μｍの深さに夫
々形成し、続いてリン（Ｐ）を選択拡散して第１の島領
域（１０）には縦型ＰＮＰトランジスタのベースコンタ
クト領域（１４）を、第２の島領域（１１〉にはＮＰＮ
トランジスタのエミッタ領域（１５）及びコレクタコ
ンタク１〜領域（１６）を約１．５μｍの深きに夫々形
成する。尚縦型ＰＮＰ トランジスタのエミッタ領域（
１２）はエピタキシャル層（６）より高い不純物濃度を
有するベース領域（７〉表面に形成するので、ＮＰＮ）
ランジスタのベースｆｌＪｉ域（１３）よりは多少浅く
形成される。
この様にして形成した半導体集積回路では、上拡散層（
８）を浅くできるので、その横方向拡散を抑え、表面占
有面積を大幅に縮小できる。この時下拡散層（４）は上
拡散層（８）より幅広に形成するものの、その周端部は
横方向拡散によって湾曲し、基板（１）表面から上方向
に向って徐々に幅狭になるので基板（１）表面で約１４
μｍの幅があっても上拡散層（４）最上部では拡散窓の
線幅である約４μｍになる。従って幅広に形成した上拡
散層（４）はエピタキシャル層（６）表面における集積
度の向上を防げず、上下分離領域（３）の表面占有面積
は上拡散層（８）のみで決定できるので集積度を大幅に
向上できる。
８）を浅くできるので、その横方向拡散を抑え、表面占
有面積を大幅に縮小できる。この時下拡散層（４）は上
拡散層（８）より幅広に形成するものの、その周端部は
横方向拡散によって湾曲し、基板（１）表面から上方向
に向って徐々に幅狭になるので基板（１）表面で約１４
μｍの幅があっても上拡散層（４）最上部では拡散窓の
線幅である約４μｍになる。従って幅広に形成した上拡
散層（４）はエピタキシャル層（６）表面における集積
度の向上を防げず、上下分離領域（３）の表面占有面積
は上拡散層（８）のみで決定できるので集積度を大幅に
向上できる。
きらに第１の島領域（１０）に形成した縦型ＰＮＰトラ
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を上拡散層（４）と同時にドライブインするので十分
に深く形成でき、Ｖｅｘ（ｓｅｔ）、ｒ、、Ｔｈｐ＋＋
のばらつき共に必要且つ十分な特性が得られる。
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を上拡散層（４）と同時にドライブインするので十分
に深く形成でき、Ｖｅｘ（ｓｅｔ）、ｒ、、Ｔｈｐ＋＋
のばらつき共に必要且つ十分な特性が得られる。
またコレクタ導出領域（９）は上拡散層（８）と同時に
形成するので、表面占有面積が大幅に縮小し、縦型ＰＮ
Ｐ トランジスタのパターンサイズを縮小して集積度の
向上に寄与する。
形成するので、表面占有面積が大幅に縮小し、縦型ＰＮ
Ｐ トランジスタのパターンサイズを縮小して集積度の
向上に寄与する。
そして第２の島領域（１１）には、縦型ＰＮＰトランジ
スタのエミッタ領域り１２）と同時に形成したベース領
域（１３）と、縦型ＰＮＰ ｌ−ランジスタのベースコ
ンタクト領域（１４）と同時に形成したエミッタ領域（
１５）とコレクタコンタクト領域（１６）とで構成する
バイポーラＮＰＮ）ランジスタが、縦型ＰＮＰ トラン
ジスタと一体化共存されている。
スタのエミッタ領域り１２）と同時に形成したベース領
域（１３）と、縦型ＰＮＰ ｌ−ランジスタのベースコ
ンタクト領域（１４）と同時に形成したエミッタ領域（
１５）とコレクタコンタクト領域（１６）とで構成する
バイポーラＮＰＮ）ランジスタが、縦型ＰＮＰ トラン
ジスタと一体化共存されている。
（ト）発明の詳細
な説明した如く本発明によれば、あらかじめ上拡散層（
４）をエピタキシャル層（６）の厚みの半分以上はい上
げて拡散した後、上拡散Ｍ（８）を形成するので、上拡
散層（８）を浅くでき、その横方向拡散を抑えて集積度
を大幅に向上できるという利点を有する。さらに本発明
によれば、コレクタ埋込層（５）とベース領域（７）を
上拡散層（４）と同時にドライブインするので、エピタ
キシャル層（６）を薄くしても十分に深く形成でき、特
性良好な縦型ＰＮＰトランジスタとバイポーラトランジ
スタとを一体化共存できるという利点を有する。
４）をエピタキシャル層（６）の厚みの半分以上はい上
げて拡散した後、上拡散Ｍ（８）を形成するので、上拡
散層（８）を浅くでき、その横方向拡散を抑えて集積度
を大幅に向上できるという利点を有する。さらに本発明
によれば、コレクタ埋込層（５）とベース領域（７）を
上拡散層（４）と同時にドライブインするので、エピタ
キシャル層（６）を薄くしても十分に深く形成でき、特
性良好な縦型ＰＮＰトランジスタとバイポーラトランジ
スタとを一体化共存できるという利点を有する。
また本発明によれば、上拡散層（８）の拡散時間が短い
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに上拡散層（４）を上拡散層（８）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに上拡散層（４）を上拡散層（８）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
第１図（イ）乃至第１図（へ）は本発明による製造方法
を説明するための断面図、第２図（イ）乃至第２図くホ
）は従来の製造方法を説明するための断面図である。 （１）は半導体基板、（２）は埋込層、 （４）は上
下分離領域（３）の上拡散層、 （５）はコレクタ埋込
層、（６）はエピタキシャル層、（７）は縦型ＰＮＰト
ランジスタのベース領域、（８）は上下分離領域（３）
の上拡散層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 転 機 法
を説明するための断面図、第２図（イ）乃至第２図くホ
）は従来の製造方法を説明するための断面図である。 （１）は半導体基板、（２）は埋込層、 （４）は上
下分離領域（３）の上拡散層、 （５）はコレクタ埋込
層、（６）はエピタキシャル層、（７）は縦型ＰＮＰト
ランジスタのベース領域、（８）は上下分離領域（３）
の上拡散層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 転 機 法
Claims (1)
- （１）一導電型半導体基板表面に複数の埋込層を形成す
る逆導電型の不純物を付着し、該埋込層を囲む前記基板
表面には上下分離領域の下拡散層を、所定の前記埋込層
上には縦型ＰＮＰトランジスタのコレクタ埋込層を夫々
形成する一導電型の不純物を付着する工程、前記基板全
面に逆導電型のエピタキシャル層を積層する工程、 前記エピタキシャル層表面の前記コレクタ埋込層に対応
する領域に前記縦型ＰＮＰトランジスタのベース領域を
形成する逆導電型の不純物を付着する工程、 前記基板全体を加熱処理して前記下拡散層と前記コレク
タ埋込層を前記エピタキシャル層の厚みの半分以上はい
上げて拡散し、同時に前記ベース領域をドライブインす
る工程、 前記エピタキシャル層表面より前記上下分離領域の上拡
散層と前記縦型ＰＮＰトランジスタのコレクタ導出領域
を形成し、前記上拡散層を前記下拡散層に到達させて第
１、第２の島領域を形成する工程、 前記エピタキシャル層表面より一導電型の不純物を選択
拡散し、前記第１の島領域には前記縦型ＰＮＰトランジ
スタのエミッタ領域を、前記第２の島領域には通常のバ
イポーラＮＰＮトランジスタのベース領域を夫々形成し
、続いて逆導電型の不純物を選択拡散して前記第１の島
領域には前記縦型ＰＮＰトランジスタのベースコンタク
ト領域を、前記第２の島領域には前記バイポーラＮＰＮ
トランジスタのエミッタ領域を夫々形成する工程とを具
備することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060015A JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060015A JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216356A true JPS62216356A (ja) | 1987-09-22 |
| JPH0577294B2 JPH0577294B2 (ja) | 1993-10-26 |
Family
ID=13129814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060015A Granted JPS62216356A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347550A2 (en) * | 1988-06-21 | 1989-12-27 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| US5108739A (en) * | 1986-08-25 | 1992-04-28 | Titan Kogyo Kabushiki Kaisha | White colored deodorizer and process for producing the same |
| US6469366B1 (en) | 2000-04-27 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor with collector diffusion layer formed deep in the substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-03-18 JP JP61060015A patent/JPS62216356A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108739A (en) * | 1986-08-25 | 1992-04-28 | Titan Kogyo Kabushiki Kaisha | White colored deodorizer and process for producing the same |
| EP0347550A2 (en) * | 1988-06-21 | 1989-12-27 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| EP0347550A3 (en) * | 1988-06-21 | 1991-08-28 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
| US6469366B1 (en) | 2000-04-27 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor with collector diffusion layer formed deep in the substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577294B2 (ja) | 1993-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |