JPH0577300B2 - - Google Patents
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- JPH0577300B2 JPH0577300B2 JP61062454A JP6245486A JPH0577300B2 JP H0577300 B2 JPH0577300 B2 JP H0577300B2 JP 61062454 A JP61062454 A JP 61062454A JP 6245486 A JP6245486 A JP 6245486A JP H0577300 B2 JPH0577300 B2 JP H0577300B2
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- 238000009792 diffusion process Methods 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000926 separation method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は縦型PNPトランジスタとIIL
（Integrated Injection Logic）と通常のNPNト
ランジスタを組み込んだ半導体集積回路の製造方
法の改良に関する。
（Integrated Injection Logic）と通常のNPNト
ランジスタを組み込んだ半導体集積回路の製造方
法の改良に関する。
(ロ) 従来の技術
従来の半導体集積回路の製造方法を第２図イ乃
至第２図ホを用いて説明する。
至第２図ホを用いて説明する。
先ず第２図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂ，２ｃを形成し、埋込層２ａ，２
ｂ，２ｃを囲む基板１表面及び所定の埋込層２ａ
上にはボロン(B)をデポジツトして上下分離領域３
の下拡散層４及び縦型PNPトランジスタのコレ
クタ埋込層５を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂ，２ｃを形成し、埋込層２ａ，２
ｂ，２ｃを囲む基板１表面及び所定の埋込層２ａ
上にはボロン(B)をデポジツトして上下分離領域３
の下拡散層４及び縦型PNPトランジスタのコレ
クタ埋込層５を形成する。
次に第２図ロに示す如く、基板１全面の周知の
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
次に第２図ハに示す如く、エピタキシヤル層６
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
次に第２図ニに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を拡
散し、同時に下拡散層４、縦型PNPトランジス
タのコレクタ埋込層５及びベース領域７、IILの
ベース領域８をドライブインする。この工程で上
拡散層９と下拡散層４が連結して上下分離領域３
を形成し、エピタキシヤル層６を接合分離して第
１、第２、第３の島領域１１，１２，１３を形成
する。またコレクタ導出領域１０はコレクタ埋込
層５まで達し、ベース領域７を囲む。具体的には
エピタキシヤル層６の厚みが13μｍであれば、上
拡散層９は約9μｍ、下拡散層４とコレクタ埋込
層５は約7μｍの深さに拡散し、縦型PNPトラン
ジスタのベース領域７とIILのベース領域８は共
に約4μｍの深さにドライブインする。
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を拡
散し、同時に下拡散層４、縦型PNPトランジス
タのコレクタ埋込層５及びベース領域７、IILの
ベース領域８をドライブインする。この工程で上
拡散層９と下拡散層４が連結して上下分離領域３
を形成し、エピタキシヤル層６を接合分離して第
１、第２、第３の島領域１１，１２，１３を形成
する。またコレクタ導出領域１０はコレクタ埋込
層５まで達し、ベース領域７を囲む。具体的には
エピタキシヤル層６の厚みが13μｍであれば、上
拡散層９は約9μｍ、下拡散層４とコレクタ埋込
層５は約7μｍの深さに拡散し、縦型PNPトラン
ジスタのベース領域７とIILのベース領域８は共
に約4μｍの深さにドライブインする。
次に第２図ホに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
４を、第２の島領域１２には、IILのインジエク
タ領域１５及びベースコンタクト領域１６を、第
３の島領域１３にはNPNトランジスタのベース
領域１７を夫々形成し、続いてリン(P)を選択拡散
して第１の島領域１１には縦型PNPトランジス
タのベースコンタクト領域１８を、第２の島領域
１２にはIILのコレクタ領域１９を、第３の島領
域１３にはNPNトランジスタのエミツタ領域２
０及びコレクタコンタクト領域２１を夫々形成す
る。
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
４を、第２の島領域１２には、IILのインジエク
タ領域１５及びベースコンタクト領域１６を、第
３の島領域１３にはNPNトランジスタのベース
領域１７を夫々形成し、続いてリン(P)を選択拡散
して第１の島領域１１には縦型PNPトランジス
タのベースコンタクト領域１８を、第２の島領域
１２にはIILのコレクタ領域１９を、第３の島領
域１３にはNPNトランジスタのエミツタ領域２
０及びコレクタコンタクト領域２１を夫々形成す
る。
この様にして第１の島領域１１に形成した縦型
PNPトランジスタは、活性ベースの大部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度が内部にドリフト電界を生
じさせてキヤリアの走行速度を増大させ、高い利
得帯域幅積fTが得られている。また縦型PNPトラ
ンジスタのhFEはほぼベース領域７で決定される
ので、エピタキシヤル層６の比抵抗や厚さがばら
ついてもhFEはあまりばらつかない。尚斯る構造
の縦型PNPトランジスタは、例えば特開昭59−
211270号公報に記載されている。
PNPトランジスタは、活性ベースの大部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度が内部にドリフト電界を生
じさせてキヤリアの走行速度を増大させ、高い利
得帯域幅積fTが得られている。また縦型PNPトラ
ンジスタのhFEはほぼベース領域７で決定される
ので、エピタキシヤル層６の比抵抗や厚さがばら
ついてもhFEはあまりばらつかない。尚斯る構造
の縦型PNPトランジスタは、例えば特開昭59−
211270号公報に記載されている。
そして第２の島領域１２に形成したIILは、島
領域１２をエミツタとする逆方向縦型NPNトラ
ンジスタの活性ベースを低濃度でベースコンタク
ト領域１６より深いベース領域８で形成するの
で、ベース幅が広くても高い逆βが得られる。尚
斯る構造のIILは、例えば特願昭60−206971号に
記載されている。
領域１２をエミツタとする逆方向縦型NPNトラ
ンジスタの活性ベースを低濃度でベースコンタク
ト領域１６より深いベース領域８で形成するの
で、ベース幅が広くても高い逆βが得られる。尚
斯る構造のIILは、例えば特願昭60−206971号に
記載されている。
そして第３の島領域１３には、島領域１３をコ
レクタとする通常のバイポーラNPNトランジス
タが、これら縦型PNPトランジスタ、IILと一体
化共存されている。
レクタとする通常のバイポーラNPNトランジス
タが、これら縦型PNPトランジスタ、IILと一体
化共存されている。
(ハ) 発明が解決しようとする問題点
しかしながら、IILの高速性を活かすにはエピ
タキシヤル層６を薄くしてIILのベース領域８底
部から埋込層２ｂまでの距離を縮めた方が有利で
ある。ところが従来の製造方法では上下分離領域
３の上拡散層９を拡散すると同時に、縦型PNP
トランジスタのコレクタ埋込層５とベース領域７
及びIILのベース領域８をドライブインしている。
そのため上拡散層９の拡散工程にはこれらの領域
を十分に深く拡散して所定の特性を得るだけの処
理時間が要求される。しかも上拡散層９と下拡散
層４とでは、上拡散層９の方が供給される不純物
が多い状態、即ちボロン(B)を多量に含む拡散源膜
を付着したままの状態で拡散するため、どうして
も上拡散層９の方が下拡散層４より深く形成され
てしまう。
タキシヤル層６を薄くしてIILのベース領域８底
部から埋込層２ｂまでの距離を縮めた方が有利で
ある。ところが従来の製造方法では上下分離領域
３の上拡散層９を拡散すると同時に、縦型PNP
トランジスタのコレクタ埋込層５とベース領域７
及びIILのベース領域８をドライブインしている。
そのため上拡散層９の拡散工程にはこれらの領域
を十分に深く拡散して所定の特性を得るだけの処
理時間が要求される。しかも上拡散層９と下拡散
層４とでは、上拡散層９の方が供給される不純物
が多い状態、即ちボロン(B)を多量に含む拡散源膜
を付着したままの状態で拡散するため、どうして
も上拡散層９の方が下拡散層４より深く形成され
てしまう。
従つてエピタキシヤル層６を薄くしても上拡散
層９はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
層９はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、上下分
離領域３の下拡散層４と縦型PNPトランジスタ
のコレクタ埋込層５をエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８を十分に深くドライブインした後、上下分離領
域３の上拡散層９を形成することにより、集積度
を大幅に向上した、縦型PNPトランジスタとIIL
とNPNトランジスタとを共存させた半導体集積
回路の製造方法を提供するものである。
離領域３の下拡散層４と縦型PNPトランジスタ
のコレクタ埋込層５をエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８を十分に深くドライブインした後、上下分離領
域３の上拡散層９を形成することにより、集積度
を大幅に向上した、縦型PNPトランジスタとIIL
とNPNトランジスタとを共存させた半導体集積
回路の製造方法を提供するものである。
(ホ) 作用
本発明によれば、あらかじめ下拡散層４をエピ
タキシヤル層６の厚みの半分以上はい上げて拡散
した後に上拡散層９を形成するので、上拡散層９
を浅くでき、その横方向拡散を抑えて表面占有面
積を減少できる。しかも縦型PNPトランジスタ
のコレクタ埋込層５とベース領域７及びIILのベ
ース領域８は下拡散層４と同時にドライブインす
るので、各々の領域を十分に深く形成できる。
タキシヤル層６の厚みの半分以上はい上げて拡散
した後に上拡散層９を形成するので、上拡散層９
を浅くでき、その横方向拡散を抑えて表面占有面
積を減少できる。しかも縦型PNPトランジスタ
のコレクタ埋込層５とベース領域７及びIILのベ
ース領域８は下拡散層４と同時にドライブインす
るので、各々の領域を十分に深く形成できる。
従つて特性良好な縦型PNPトランジスタとIIL
とNPNトランジスタを一体化共存でき、且つ集
積度を大幅に向上できる。
とNPNトランジスタを一体化共存でき、且つ集
積度を大幅に向上できる。
(ヘ) 実施例
以下本発明の半導体集積回路の製造方法を第１
図イ乃至ヘを用いて詳細に説明する。
図イ乃至ヘを用いて詳細に説明する。
先ず第１図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂ，２ｃを形成し、埋込層２ａ，２
ｂ，２ｃを囲む基板１表面及び所定の埋込層２ａ
上にはボロン(B)をデポジツトして上下分離領域３
の下拡散層４及び縦型PNPトランジスタのコレ
クタ埋込層５を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂ，２ｃを形成し、埋込層２ａ，２
ｂ，２ｃを囲む基板１表面及び所定の埋込層２ａ
上にはボロン(B)をデポジツトして上下分離領域３
の下拡散層４及び縦型PNPトランジスタのコレ
クタ埋込層５を形成する。
次に第１図ロに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
次に第１図ハに示す如く、エピタキシヤル層６
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
尚本工程では先にボロン(B)をイオン注入し、続い
てリン(P)をイオン注入してもよいことは言うまで
もない。
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
尚本工程では先にボロン(B)をイオン注入し、続い
てリン(P)をイオン注入してもよいことは言うまで
もない。
次に第１図ニに示す如く、基板１全体に約1200
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８をドライブインする。具体的には、下拡散層４
とコレクタ埋込層５は約5μｍはい上げて拡散し、
縦型PNPトランジスタのベース領域７とIILのベ
ース領域８は約3μｍの深さに拡散する。従つて
縦型PNPトランジスタのベース領域７はコレク
タ埋込層５に完全に到達する。尚ベース領域７の
不純物濃度を本実施例よりやや低くしてコレクタ
埋込層５に完全に到達しない構造としても何ら問
題無い。そして埋込層２ａ，２ｂ，２ｃは約2μ
ｍの深さにはい上げる。
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８をドライブインする。具体的には、下拡散層４
とコレクタ埋込層５は約5μｍはい上げて拡散し、
縦型PNPトランジスタのベース領域７とIILのベ
ース領域８は約3μｍの深さに拡散する。従つて
縦型PNPトランジスタのベース領域７はコレク
タ埋込層５に完全に到達する。尚ベース領域７の
不純物濃度を本実施例よりやや低くしてコレクタ
埋込層５に完全に到達しない構造としても何ら問
題無い。そして埋込層２ａ，２ｂ，２ｃは約2μ
ｍの深さにはい上げる。
次に第１図ホに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を同
時に選択拡散し、上下分離領域３をエピタキシヤ
ル層６の厚みの半分より浅い位置で連結して第
１、第２、第３の島領域１１，１２，１３を形成
する。
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を同
時に選択拡散し、上下分離領域３をエピタキシヤ
ル層６の厚みの半分より浅い位置で連結して第
１、第２、第３の島領域１１，１２，１３を形成
する。
本工程は本発明の特徴とする工程で、あらかじ
め下拡散層４をエピタキシヤル層６の厚みの半分
以上はい上げて拡散し、同時に縦型PNPトラン
ジスタのコレクタ埋込層５とベース領域７及び
IILのベース領域８を十分に深くドライブインし
た後、上拡散層９を形成するので、上拡散層９は
これらの領域に制約されずに約3μｍと浅くでき、
その拡散時間を約１時間と短くできる。このため
上拡散層９の横方向拡散を約3μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小でき
る。具体的には、拡散窓の幅が4μｍであれば上
拡散層９とコレクタ導出領域１０の幅は約10μｍ
に形成される。また下拡散層４は上拡散層９より
深く形成した分だけ幅広になり、幅が約14μｍに
形成される。
め下拡散層４をエピタキシヤル層６の厚みの半分
以上はい上げて拡散し、同時に縦型PNPトラン
ジスタのコレクタ埋込層５とベース領域７及び
IILのベース領域８を十分に深くドライブインし
た後、上拡散層９を形成するので、上拡散層９は
これらの領域に制約されずに約3μｍと浅くでき、
その拡散時間を約１時間と短くできる。このため
上拡散層９の横方向拡散を約3μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小でき
る。具体的には、拡散窓の幅が4μｍであれば上
拡散層９とコレクタ導出領域１０の幅は約10μｍ
に形成される。また下拡散層４は上拡散層９より
深く形成した分だけ幅広になり、幅が約14μｍに
形成される。
次に第１図ヘに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
４を、第２の島領域１２にはIILのインジエクタ
領域１５とベースコンタクト領域１６を第３の島
領域１３にはNPNトランジスタのベース領域１
７夫々約2μｍの深さに拡散し、続いてエピタキ
シヤル層６表面よりリン(P)を選択拡散し、第１の
島領域１１には縦型PNPトランジスタのベース
コンタクト領域１８を、第２の島領域１２には
IILのコレクタ領域１９を、第３の島領域１３に
はNPNトランジスタのエミツタ領域２０とコレ
クタコンタクト領域２１を夫々約1.5μｍの深さに
形成する。
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
４を、第２の島領域１２にはIILのインジエクタ
領域１５とベースコンタクト領域１６を第３の島
領域１３にはNPNトランジスタのベース領域１
７夫々約2μｍの深さに拡散し、続いてエピタキ
シヤル層６表面よりリン(P)を選択拡散し、第１の
島領域１１には縦型PNPトランジスタのベース
コンタクト領域１８を、第２の島領域１２には
IILのコレクタ領域１９を、第３の島領域１３に
はNPNトランジスタのエミツタ領域２０とコレ
クタコンタクト領域２１を夫々約1.5μｍの深さに
形成する。
この様に形成した半導体集積回路では、上拡散
層９を浅くできるので、その横方向拡散を抑え、
表面占有面積を大幅に縮小できる。この時下拡散
層４は上拡散層９より幅広に形成するものの、そ
の周端部は横方向拡散によつて湾曲し、基板１表
面から上方向に向つて徐々に幅狭になるので、基
板１表面で約14μｍの幅があつても下拡散層４最
上部では拡散窓の線幅である約4μｍになる。従
つて幅広に形成した下拡散層４はエピタキシヤル
層６表面における集積度の向上を防げず、上下分
離領域３の表面占有面積は上拡散層９のみで決定
できるので集積度を大幅に向上できる。
層９を浅くできるので、その横方向拡散を抑え、
表面占有面積を大幅に縮小できる。この時下拡散
層４は上拡散層９より幅広に形成するものの、そ
の周端部は横方向拡散によつて湾曲し、基板１表
面から上方向に向つて徐々に幅狭になるので、基
板１表面で約14μｍの幅があつても下拡散層４最
上部では拡散窓の線幅である約4μｍになる。従
つて幅広に形成した下拡散層４はエピタキシヤル
層６表面における集積度の向上を防げず、上下分
離領域３の表面占有面積は上拡散層９のみで決定
できるので集積度を大幅に向上できる。
さらに第１の島領域１１に形成した縦型PNP
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時に形成するので十分に深
く形成できる。従つて活性ベースとなる領域の全
部又は略全部をイオン注入により形成したベース
領域７で形成できるので、従来と同等かそれ以上
の高いfTが得られ、且つhFEのばらつきも少い。
そしてボロン(B)とアンチモン（Sb）の拡散係数
の差で形成するコレクタ埋込層５も埋込層２ａよ
り大きくはい上り、必要且つ十分なVCE（sat）が
得られる。
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時に形成するので十分に深
く形成できる。従つて活性ベースとなる領域の全
部又は略全部をイオン注入により形成したベース
領域７で形成できるので、従来と同等かそれ以上
の高いfTが得られ、且つhFEのばらつきも少い。
そしてボロン(B)とアンチモン（Sb）の拡散係数
の差で形成するコレクタ埋込層５も埋込層２ａよ
り大きくはい上り、必要且つ十分なVCE（sat）が
得られる。
さらに第２の島領域１２に形成したIILでは、
島領域１２をエミツタとする逆方向縦型NPNト
ランジスタの活性ベースがイオン注入により形成
した低濃度のベース領域８で形成され、且つベー
ス領域８が深く拡散されることとエピタキシヤル
層６を薄くしたことによりベース領域８底部から
埋込層２ｂまでが接近するので、ベース幅が広く
ても高い逆βが得られる。さらに活性ベースが深
いので、コレクタ領域１９のばらつきによる逆β
のばらつきも少い。
島領域１２をエミツタとする逆方向縦型NPNト
ランジスタの活性ベースがイオン注入により形成
した低濃度のベース領域８で形成され、且つベー
ス領域８が深く拡散されることとエピタキシヤル
層６を薄くしたことによりベース領域８底部から
埋込層２ｂまでが接近するので、ベース幅が広く
ても高い逆βが得られる。さらに活性ベースが深
いので、コレクタ領域１９のばらつきによる逆β
のばらつきも少い。
そして第３の島領域１３にはこの島領域１３を
コレクタとするバイポーラNPNトランジスタが
縦型PNPトランジスタ、IILと一体化共存されて
いる。
コレクタとするバイポーラNPNトランジスタが
縦型PNPトランジスタ、IILと一体化共存されて
いる。
(ト) 発明の効果
以上説明した如く本発明によれば、あらかじめ
下拡散層４をエピタキシヤル層６の厚みの半分以
上はい上げた後、上拡散層９を形成するので、上
拡散層９を浅くでき、その横方向拡散を抑えて集
積度を大幅に向上できるという利点を有する。
下拡散層４をエピタキシヤル層６の厚みの半分以
上はい上げた後、上拡散層９を形成するので、上
拡散層９を浅くでき、その横方向拡散を抑えて集
積度を大幅に向上できるという利点を有する。
さらに本発明によれば、下拡散層４と同時に縦
型PNPトランジスタのコレクタ埋込層５とベー
ス領域７及びIILのベース領域８をドライブイン
するので、各々十分な拡散深さが得られ、それに
よつて必要且つ十分なVCE（sat）、fT、hFEのばら
つきを有する縦型PNPトランジスタと逆βを向
上して更に高速化したIILと通常のバイポーラ
NPNトランジスタを一体化共存できるという利
点を有する。
型PNPトランジスタのコレクタ埋込層５とベー
ス領域７及びIILのベース領域８をドライブイン
するので、各々十分な拡散深さが得られ、それに
よつて必要且つ十分なVCE（sat）、fT、hFEのばら
つきを有する縦型PNPトランジスタと逆βを向
上して更に高速化したIILと通常のバイポーラ
NPNトランジスタを一体化共存できるという利
点を有する。
また本発明によれば、上拡散層９の拡散時間が
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層９
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層９
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
第１図イ乃至第１図ヘは本発明による製造方法
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２ａ，２ｂ，２ｃは埋込層、
４は上下分離領域３の下拡散層、５は縦型PNP
トランジスタのコレクタ埋込層、６はエピタキシ
ヤル層、７は縦型PNPトランジスタのベース領
域、８はIILのベース領域、９は上下分離領域３
の上拡散層である。
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２ａ，２ｂ，２ｃは埋込層、
４は上下分離領域３の下拡散層、５は縦型PNP
トランジスタのコレクタ埋込層、６はエピタキシ
ヤル層、７は縦型PNPトランジスタのベース領
域、８はIILのベース領域、９は上下分離領域３
の上拡散層である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板表面に複数個の埋込層を
形成する逆導電型の不純物を付着し、該埋込層を
囲む前記基板表面には上下分離領域の下拡散層
を、所定の前記埋込層上には縦型PNPトランジ
スタのコレクタ埋込層を夫々形成する一導電型の
不純物を付着する工程、 前記基板の全面にエピタキシヤル成長法により
逆導電型のエピタキシヤル層を形成し、該エピタ
キヤル成長工程の間中、前記基板表面に付着した
各不純物を上方向に再拡散させる工程、 前記エピタキシヤル層表面の前記コレクタ埋込
層に対応する領域に比較的低不純物濃度の前記縦
型PNPトランジスタのベース領域を形成する逆
導電型の不純物をイオン注入し、他の前記エピタ
キシヤル層表面の一部にはIILの比較的低不純物
濃度のベース領域を形成する一導電型の不純物を
夫々イオン注入する工程、 前記基板全体を加熱処理して前記下拡散層と前
記コレクタ埋込層を形成する不純物を前記エピタ
キシヤル層の厚みの半分より上となるような位置
に達するまで、同時に前記縦型PNPトランジス
タのベース領域を形成する不純物と前記IILのベ
ース領域を形成する不純物を前記下拡散層の頂部
より下となるような位置まで引き伸ばし拡散を行
う工程、 前記エピタキシヤル層表面より前記上下分離領
域の上拡散層と前記縦型PNPトランジスタのコ
レクタ導出領域を形成し、NPNトランジスタの
ベース領域より浅い位置となるような位置で前記
上下分離領域を連結して第１、第２、第３の島領
域を形成する工程、 前記エピタキシヤル層表面より一導電型の不純
物を選択拡散し、前記第１の島領域の表面には前
記縦型PNPトランジスタのエミツタ領域を、前
記第２の島領域にはIILのインジエクタ領域及び
ベースコンタクト領域を、前記第３の島領域には
NPNとトランジスタのベース領域を夫々形成し、
続いて逆導電型の不純物を選択拡散して前記第１
の島領域には前記縦型PNPトランジスタのベー
スコンタクト領域を、前記第２の島領域には前記
IILのコレクタ領域を、前記第３の島領域には前
記NPNトランジスタのエミツタ領域とコレクタ
コンタクト領域を夫々形成する工程とを具備する
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062454A JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062454A JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219557A JPS62219557A (ja) | 1987-09-26 |
| JPH0577300B2 true JPH0577300B2 (ja) | 1993-10-26 |
Family
ID=13200664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062454A Granted JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219557A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-03-19 JP JP61062454A patent/JPS62219557A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219557A (ja) | 1987-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |