JPH0577298B2 - - Google Patents
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- JPH0577298B2 JPH0577298B2 JP61060017A JP6001786A JPH0577298B2 JP H0577298 B2 JPH0577298 B2 JP H0577298B2 JP 61060017 A JP61060017 A JP 61060017A JP 6001786 A JP6001786 A JP 6001786A JP H0577298 B2 JPH0577298 B2 JP H0577298B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は縦型PNPトランジスタとIIL
（Integrated Injection Logic）とを組み込ん半
導体集積回路の製造方法の改良に関する。
（Integrated Injection Logic）とを組み込ん半
導体集積回路の製造方法の改良に関する。
(ロ) 従来の技術
従来の半導体集積回路の製造方法を第２図イ乃
至第２図ホを用いて説明する。
至第２図ホを用いて説明する。
先ず第２図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデボジツトして複数個の埋
込層２ａ，２ｂを形成し、埋込層２ａ，２ｂを囲
む基板１表面及び所定の埋込層２ａ上にはボロン
(B)をデポジツトして上下分離領域３の下拡散層４
及び縦型PNPトランジスタのコレクタ埋込層５
を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデボジツトして複数個の埋
込層２ａ，２ｂを形成し、埋込層２ａ，２ｂを囲
む基板１表面及び所定の埋込層２ａ上にはボロン
(B)をデポジツトして上下分離領域３の下拡散層４
及び縦型PNPトランジスタのコレクタ埋込層５
を形成する。
次に第２図ロに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
気相成長法によりＮ型のエピタキシヤル層６を所
定厚さに形成する。
次に第２図ハに示す如く、エピタキシヤル層６
表面の所定の埋込層２ａ上にリンＰをイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
表面の所定の埋込層２ａ上にリンＰをイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
次に第２図ニに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を拡
散し、同時に下拡散層４、縦型PNPトランジス
タのオレクタ埋込層５及びベース領域７、IILの
ベース領域８をドライブインする。この工程で上
拡散層９と下拡散層４が連結して上下部分離領域
３を形成し、エピタキシヤル層６を接合分離して
第１、第２の島領域１１，１２を形成する。また
コレクタ導出領域１０はコレクタ埋込層５まで達
し、ベース領域７を囲む。具体的にはエピタキシ
ヤル層６の厚みが13μｍであれば、上拡散層９は
約9μｍ、下拡散層４とコレクタ埋込層５は約7μ
ｍの深さに拡散し、縦型PNPトランジスタのベ
ース領域７とIILのベース領域８は共に約4μｍの
深さにドライブインする。
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を拡
散し、同時に下拡散層４、縦型PNPトランジス
タのオレクタ埋込層５及びベース領域７、IILの
ベース領域８をドライブインする。この工程で上
拡散層９と下拡散層４が連結して上下部分離領域
３を形成し、エピタキシヤル層６を接合分離して
第１、第２の島領域１１，１２を形成する。また
コレクタ導出領域１０はコレクタ埋込層５まで達
し、ベース領域７を囲む。具体的にはエピタキシ
ヤル層６の厚みが13μｍであれば、上拡散層９は
約9μｍ、下拡散層４とコレクタ埋込層５は約7μ
ｍの深さに拡散し、縦型PNPトランジスタのベ
ース領域７とIILのベース領域８は共に約4μｍの
深さにドライブインする。
次に第２図ホに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
３を、第２の島領域１２には、IILのインジエク
タ領域１４及びベースコンタクト領域１５を夫々
形成し、続いてリン(P)を選択拡散して第１の島領
域１１には縦型PNPトランジスタのベースコン
タクト領域１６を、第２の島領域１２にはIILの
コレクタ領域１７を夫々形成する。
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
３を、第２の島領域１２には、IILのインジエク
タ領域１４及びベースコンタクト領域１５を夫々
形成し、続いてリン(P)を選択拡散して第１の島領
域１１には縦型PNPトランジスタのベースコン
タクト領域１６を、第２の島領域１２にはIILの
コレクタ領域１７を夫々形成する。
この様にして第１の島領域１１に形成した縦型
PNPトランジスタは、活性ベースの大部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度が内部にドリフト電界を生
じさせてキヤリアの走行速度を増大させ、高い利
得帯域幅積fTが得られている。また縦型PNPトラ
ンジスタのhFEはほぼベース領域７で決定される
ので、エピタキシヤル層６の比抵抗や厚さがばら
ついてもhFEはあまりばらつかない。尚斯る構造
の縦型PNPトランジスタは、例えば特開昭59−
211270号公報に記載されている。
PNPトランジスタは、活性ベースの大部分をイ
オン注入により形成したベース領域７で形成する
ので、その不純物濃度が内部にドリフト電界を生
じさせてキヤリアの走行速度を増大させ、高い利
得帯域幅積fTが得られている。また縦型PNPトラ
ンジスタのhFEはほぼベース領域７で決定される
ので、エピタキシヤル層６の比抵抗や厚さがばら
ついてもhFEはあまりばらつかない。尚斯る構造
の縦型PNPトランジスタは、例えば特開昭59−
211270号公報に記載されている。
そして第２島領域１２に形成したIILは、島領
域１２をエミツタとする逆方向縦型NPNトラン
ジスタの活性ベースを低濃度でベースコンタクト
領域１５より深いベース領域８で形成するので、
ベース幅が広くても高い逆βが得られる。またベ
ース幅が広いので、コレクタ領域１７のばらつき
による逆βの変動が少い。尚斯る構造は、例えば
特願昭60−206971号に記載されている。
域１２をエミツタとする逆方向縦型NPNトラン
ジスタの活性ベースを低濃度でベースコンタクト
領域１５より深いベース領域８で形成するので、
ベース幅が広くても高い逆βが得られる。またベ
ース幅が広いので、コレクタ領域１７のばらつき
による逆βの変動が少い。尚斯る構造は、例えば
特願昭60−206971号に記載されている。
(ハ) 発明が解決しようとする問題点
しかしながら、IILの高速性を活かすにはエピ
タキシヤル層６を薄くしてIILのベース領域８底
部から埋込層２ｂまでの距離を縮めた方が有利で
ある。ところが従来の製造方法では上下分離領域
３の上拡散層９を拡散すると同時に、縦型PNP
トランジスタのコレクタ埋込層５とベース領域７
及びIILのベース領域８をドライブインしている。
そのため上拡散層９の拡散工程にはこれらの領域
を十分に深く拡散して所定の特性を得るだけの処
理時間が要求される。しかも上拡散層９と下拡散
層４とでは、上拡散層９の方が供給される不純物
が多い状態、即ちボロン(B)を多量に含む拡散源膜
を付着したままの状態で拡散するため、どうして
も上拡散層９の方が下拡散層４より深く形成され
てしまう。
タキシヤル層６を薄くしてIILのベース領域８底
部から埋込層２ｂまでの距離を縮めた方が有利で
ある。ところが従来の製造方法では上下分離領域
３の上拡散層９を拡散すると同時に、縦型PNP
トランジスタのコレクタ埋込層５とベース領域７
及びIILのベース領域８をドライブインしている。
そのため上拡散層９の拡散工程にはこれらの領域
を十分に深く拡散して所定の特性を得るだけの処
理時間が要求される。しかも上拡散層９と下拡散
層４とでは、上拡散層９の方が供給される不純物
が多い状態、即ちボロン(B)を多量に含む拡散源膜
を付着したままの状態で拡散するため、どうして
も上拡散層９の方が下拡散層４より深く形成され
てしまう。
従つてエピタキシヤル層６を薄くしても上拡散
層９はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
層９はかなり深く形成しなければならず、横方向
拡散が大で集積度を向上できない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、上下分
離領域３の下拡散層４と縦型PNPトランジスタ
のコレクタ埋込層５をエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８を十分に深くドライブインした後、上下分離領
域３の上拡散層９を形成することにより、集積度
を大幅に向上した、縦型PNPトランジスタとIIL
とを共存させた半導体集積回路の製造方法を提供
するものである。
離領域３の下拡散層４と縦型PNPトランジスタ
のコレクタ埋込層５をエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８を十分に深くドライブインした後、上下分離領
域３の上拡散層９を形成することにより、集積度
を大幅に向上した、縦型PNPトランジスタとIIL
とを共存させた半導体集積回路の製造方法を提供
するものである。
(ホ) 作用
本発明によれば、あらかじめ下拡散層４をエピ
タキシヤル層６の厚みの半分以上はい上げて拡散
した後に上拡散層９を形成するので、上拡散層９
を浅くでき、その横方向拡散を抑えて表面占有面
積を減少できる。しかも縦型PNPトランジスタ
のコレクタ埋込層５とベース領域７及びIILのベ
ース領域８は下拡散層４と同時にドライブインす
るので、各々の領域を十分に深く形成できる。
タキシヤル層６の厚みの半分以上はい上げて拡散
した後に上拡散層９を形成するので、上拡散層９
を浅くでき、その横方向拡散を抑えて表面占有面
積を減少できる。しかも縦型PNPトランジスタ
のコレクタ埋込層５とベース領域７及びIILのベ
ース領域８は下拡散層４と同時にドライブインす
るので、各々の領域を十分に深く形成できる。
従つて特性良好な縦型PNPトランジスタとIIL
を一体化共存でき、且つ集積度を大幅に向上でき
る。
を一体化共存でき、且つ集積度を大幅に向上でき
る。
(ヘ) 実施例
以下本発明の半導体集積回路の製造方法を第１
図イ乃至ヘを用いて詳細に説明する。
図イ乃至ヘを用いて詳細に説明する。
先ず第１図イに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂを形成し、埋込層２ａ，２ｂを囲
む基板１表面及び所定の埋込層２ａ上にはボロン
(B)をデポジツトして上下分離領域３の下拡散層４
及び縦型PNPトランジスタのコレクタ埋込層５
を形成する。
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２ａ，２ｂを形成し、埋込層２ａ，２ｂを囲
む基板１表面及び所定の埋込層２ａ上にはボロン
(B)をデポジツトして上下分離領域３の下拡散層４
及び縦型PNPトランジスタのコレクタ埋込層５
を形成する。
次に第１図ロに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
気相成長法によりＮ型のエピタキシヤル層６を約
7μｍ厚に形成する。
次に第１図ハに示す如く、エピタキシヤル層６
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
尚本工程では先、にボロＢをイオン注入し、続い
てリン(P)をイオン注入してもよいことは言うまで
もない。
表面の所定の埋込層２ａ上にリン(P)をイオン注入
し、縦型PNPトランジスタのベース領域７を付
着する。このイオン注入はドーズ量1012〜1013cm
-2、加速電圧80〜100KeVで行う。そして他の埋
込層２ｂ上にはボロン(B)をイオン注入し、IILの
ベース領域８を付着する。このイオン注入はドー
ズ量1013〜1014、加速電圧80〜100KeVで行う。
尚本工程では先、にボロＢをイオン注入し、続い
てリン(P)をイオン注入してもよいことは言うまで
もない。
次に第１図ニに示す如く、基板１全体に約1200
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８をドライブインする。具体的には、下拡散層４
とコレクタ埋子層５は約5μｍはい上げて拡散し、
縦型PNPトランジスタのベース領域７とIILのベ
ース領域８は約3μｍの深さに拡散する。従つて
縦型PNPトランジスタのベース領域７はコレク
タ埋込層５に完全に到達する。尚ベース領域７の
不純物濃度を本実施例よりやや低くしてコレクタ
埋込層５に完全に到達しない構造としても何ら問
題無い。そして埋込層２ａ，２ｂは約2μｍの深
さにはい上げる。
℃、２時間の熱処理を加えることにより上下分離
領域３の下拡散層４と縦型PNPトランジスタの
コレクタ埋込層５とをエピタキシヤル層６の厚み
の半分以上はい上げて拡散し、同時に縦型PNP
トランジスタのベース領域７とIILのベース領域
８をドライブインする。具体的には、下拡散層４
とコレクタ埋子層５は約5μｍはい上げて拡散し、
縦型PNPトランジスタのベース領域７とIILのベ
ース領域８は約3μｍの深さに拡散する。従つて
縦型PNPトランジスタのベース領域７はコレク
タ埋込層５に完全に到達する。尚ベース領域７の
不純物濃度を本実施例よりやや低くしてコレクタ
埋込層５に完全に到達しない構造としても何ら問
題無い。そして埋込層２ａ，２ｂは約2μｍの深
さにはい上げる。
次に第１図ホに示す如く、エピタキシヤル層６
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を同
時に選択拡散し、上下分離領域３をエピタキシヤ
ル層６の厚みの半分より浅い位置で連結して第
１、第２の島領域１１，１２を形成する。
表面より上下分離領域３の上拡散層９と縦型
PNPトランジスタのコレクタ導出領域１０を同
時に選択拡散し、上下分離領域３をエピタキシヤ
ル層６の厚みの半分より浅い位置で連結して第
１、第２の島領域１１，１２を形成する。
本工程は本発明の特徴とする工程で、あらかじ
め下拡散層４をエピタキシヤル層６の厚みの半分
以上はい上げて拡散し、同時に縦型PNPトラン
ジスタのコレクタ埋込層５とベース領域７及び
IILのベース領域８を十分に深くドライブインし
た後、上拡散層９を形成するので、上拡散層９は
これらの領域に制約されずに約3μｍと浅くでき、
その拡散時間を約１時間と短くできる。このため
上拡散層９の横方向拡散を約3μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小でき
る。具体的には、拡散窓の幅が4μｍであれば上
拡散層９とコレクタ導出領域１０の幅は約10μｍ
に形成される。また下拡散層４は上拡散層９より
深く形成した分だけ幅広になり、幅が約14μｍに
形成される。
め下拡散層４をエピタキシヤル層６の厚みの半分
以上はい上げて拡散し、同時に縦型PNPトラン
ジスタのコレクタ埋込層５とベース領域７及び
IILのベース領域８を十分に深くドライブインし
た後、上拡散層９を形成するので、上拡散層９は
これらの領域に制約されずに約3μｍと浅くでき、
その拡散時間を約１時間と短くできる。このため
上拡散層９の横方向拡散を約3μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小でき
る。具体的には、拡散窓の幅が4μｍであれば上
拡散層９とコレクタ導出領域１０の幅は約10μｍ
に形成される。また下拡散層４は上拡散層９より
深く形成した分だけ幅広になり、幅が約14μｍに
形成される。
次に第１図ヘに示す如く、エピタキシヤル層６
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
３を、第２の島領域１２にはIILのインジエクタ
領域１４とベースコンタクト領域１５を夫々約
2μｍの深さに拡散し、続いてエピタキシヤル層
６表面よりリン(P)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのベースコンタク
ト領域１６を、第２の島領域１２にはIILのコレ
クタ領域１７を夫々約1.5μｍの深さに形成する。
表面よりボロン(B)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのエミツタ領域１
３を、第２の島領域１２にはIILのインジエクタ
領域１４とベースコンタクト領域１５を夫々約
2μｍの深さに拡散し、続いてエピタキシヤル層
６表面よりリン(P)を選択拡散し、第１の島領域１
１には縦型PNPトランジスタのベースコンタク
ト領域１６を、第２の島領域１２にはIILのコレ
クタ領域１７を夫々約1.5μｍの深さに形成する。
この様に形成した半導体集積回路では、上拡散
層９を浅くできるので、その横方向拡散を抑え、
表面占有面積を大幅に縮小できる。この時下拡散
層４は上拡散層９より幅広に形成するものの、そ
の周端部は横方向拡散によつて湾曲し、基板１表
面から上方向に向つて徐々に幅狭になるので、基
板１表面で約14μｍの幅があつても下拡散層４最
上部では拡散窓の線幅である約4μｍになる。従
つて幅広に形成した下拡散層４はエピタキシヤル
層６表面における集積度の向上を防げず、上下分
離領域３の表面占有面積は上拡散層９のみで決定
できるので集積度を大幅に向上できる。
層９を浅くできるので、その横方向拡散を抑え、
表面占有面積を大幅に縮小できる。この時下拡散
層４は上拡散層９より幅広に形成するものの、そ
の周端部は横方向拡散によつて湾曲し、基板１表
面から上方向に向つて徐々に幅狭になるので、基
板１表面で約14μｍの幅があつても下拡散層４最
上部では拡散窓の線幅である約4μｍになる。従
つて幅広に形成した下拡散層４はエピタキシヤル
層６表面における集積度の向上を防げず、上下分
離領域３の表面占有面積は上拡散層９のみで決定
できるので集積度を大幅に向上できる。
さらに第１の島領域１１に形成した縦型PNP
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時に形成するので十分に深
く形成できる。従つて活性ベースとなる領域の全
部又は略全部をイオン注入により形成したベース
領域７で形成できるので、従来と同等かそれ以上
の高いfTが得られ、且つFEのばらつきも少い。そ
してボロン(B)とアンチモン（Sb）の拡散係数の
差で形成するコレクタ埋込層５も埋込層２ａより
大きくはい上り、必要且つ十分なVCE（sat）が得
られる。
トランジスタでは、コレクタ埋込層５とベース領
域７を下拡散層４と同時に形成するので十分に深
く形成できる。従つて活性ベースとなる領域の全
部又は略全部をイオン注入により形成したベース
領域７で形成できるので、従来と同等かそれ以上
の高いfTが得られ、且つFEのばらつきも少い。そ
してボロン(B)とアンチモン（Sb）の拡散係数の
差で形成するコレクタ埋込層５も埋込層２ａより
大きくはい上り、必要且つ十分なVCE（sat）が得
られる。
さらに第２の島領域１２に形成したIILでは、
島領域１２をエミツタとする逆方向縦型NPNト
ランジスタの活性ベースがイオン注入により形成
した低濃度のベース領域８で形成され、且つベー
ス領域８が深く拡散されることとエピタキシヤル
層６を薄くしたことによりベース領域８底部から
埋込層２ｂまでが接近するので、ベース幅が広く
ても高い逆βが得られる。
島領域１２をエミツタとする逆方向縦型NPNト
ランジスタの活性ベースがイオン注入により形成
した低濃度のベース領域８で形成され、且つベー
ス領域８が深く拡散されることとエピタキシヤル
層６を薄くしたことによりベース領域８底部から
埋込層２ｂまでが接近するので、ベース幅が広く
ても高い逆βが得られる。
(ト) 発明の効果
以上説明した如く本発明によれば、あらかじめ
下拡散層４をエピタキシヤル層６の厚みの半分以
上はい上げた後、上拡散層９を形成するので、上
拡散層９を浅くでき、その横方向拡散を抑えて集
積度を大幅に向上できるという利点を有する。
下拡散層４をエピタキシヤル層６の厚みの半分以
上はい上げた後、上拡散層９を形成するので、上
拡散層９を浅くでき、その横方向拡散を抑えて集
積度を大幅に向上できるという利点を有する。
さらに本発明によれば、下拡散層４と同時に縦
型PNPトランジスタのコレクタ埋込層５とベー
ス領域７及びIILのベース領域８をドライブイン
するので、各々十分な拡散深さが得られ、それに
よつて必要且つ十分なVCE（sat）、fT、hFEのばら
つきを有する縦型PNPトランジスタと逆βを向
上して更に高速化したIILとを一体化共存できる
という利点を有する。
型PNPトランジスタのコレクタ埋込層５とベー
ス領域７及びIILのベース領域８をドライブイン
するので、各々十分な拡散深さが得られ、それに
よつて必要且つ十分なVCE（sat）、fT、hFEのばら
つきを有する縦型PNPトランジスタと逆βを向
上して更に高速化したIILとを一体化共存できる
という利点を有する。
また本発明によれば、上拡散層９の拡散時間が
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層９
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
短いので熱拡散によるエピタキシヤル層６表面の
結晶欠陥が少く、さらに下拡散層４を上拡散層９
より幅広に形成するので多少のマスクずれがあつ
ても完全な接合分離が得られるという利点を有す
る。
第１図イ乃至第１図ヘは本発明による製造方法
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２ａ，２ｂは埋込層、４は上
下分離領域３の下拡散層、５は縦型PNPトラン
ジスタのコレクタ埋込層、６はエピタキシヤル
層、７は縦型PNPトランジスタのベース領域、
８はIILのベース領域、９は上下分離領域３の上
拡散層である。
を説明するための断面図、第２図イ乃至第２図ホ
は従来の製造方法を説明するための断面図であ
る。 １は半導体基板、２ａ，２ｂは埋込層、４は上
下分離領域３の下拡散層、５は縦型PNPトラン
ジスタのコレクタ埋込層、６はエピタキシヤル
層、７は縦型PNPトランジスタのベース領域、
８はIILのベース領域、９は上下分離領域３の上
拡散層である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板表面に複数個の埋込層を
形成する逆導電型の不純物を付着し、該埋込層を
囲む前記基板表面には上下分離領域の下拡散層
を、所定の前記埋込層上には縦型PNPトランジ
スタのコレクタ埋込層を夫々形成する一導電型の
不純物を付着する工程、 前記基板全面に逆導電型のエピタキシヤル層を
形成し、該エピタキシヤル成長工程の間中、前記
基板表面に付着した各不純物を上方向に再拡散さ
せる工程、 前記エピタキシヤル層表面の前記コレクタ埋込
層に対応する領域に比較的低不純物濃度の前記縦
型PNPトランジスタのベース領域を形成する逆
導電型の不純物をイオン注入し、他の前記エピタ
キシヤル層表面の一部にはIILの比較的低不純物
濃度のベース領域を形成する一導電型の不純物を
イオン注入する工程、 前記基板全体を加熱処理して前記下拡散層と前
記コレクタ埋込層を形成する不純物を前記エピタ
キシヤル層の厚みの半分より上となるような位置
に達するまで、同時に前記縦型PNPトランジス
タのベース領域を形成する不純物と前記IILのベ
ース領域を形成する不純物を前記下拡散層の頂部
より下となるような位置まで引き伸ばし拡散を行
う工程、 前記エピタキシヤル層表面より前記上下分離領
域の上拡散層と前記縦型PNPトランジスタのコ
レクタ導出領域を形成し、前記エピタキシヤル層
の厚みの半分より上となるような位置で前記上下
分離領域を連結して第１と第２の島領域を形成す
る工程、 前記エピタキシヤル層表面より一導電型の不純
物を選択拡散し、前記第１の島領域には前記縦型
PNPトランジスタのエミツタ領域を、前記第２
の島領域にはIILのインジエクタ領域及びベース
コンタクト領域を夫々形成し、続いて逆導電型の
不純物を選択拡散して前記第１の島領域には前記
縦型PNPトランジスタのベースコンタクト領域
を、前記第２の島領域には前記IILのコレクタ領
域を夫々形成する工程とを具備することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060017A JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060017A JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216357A JPS62216357A (ja) | 1987-09-22 |
| JPH0577298B2 true JPH0577298B2 (ja) | 1993-10-26 |
Family
ID=13129867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060017A Granted JPS62216357A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216357A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2627289B2 (ja) * | 1987-12-17 | 1997-07-02 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250686A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Production of semiconductor device |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-03-18 JP JP61060017A patent/JPS62216357A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250686A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Production of semiconductor device |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216357A (ja) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |