JPH09260520A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09260520A JPH09260520A JP6838696A JP6838696A JPH09260520A JP H09260520 A JPH09260520 A JP H09260520A JP 6838696 A JP6838696 A JP 6838696A JP 6838696 A JP6838696 A JP 6838696A JP H09260520 A JPH09260520 A JP H09260520A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Abstract
(57)【要約】
【課題】 空乏層が突出する部分のＮ＋埋め込み層を部
分的に除去することによって、ＤＭＯＳ素子の耐圧を向
上する。 【解決手段】 基板２１上に形成したエピタキシャル層
２２２を分離して複数の島領域を形成し、エピタキシャ
ル層表面にボディ部３０ａとチャンネル部３０ｂとを有
するＰ型拡散領域３０を形成する。Ｐ型拡散領域３０の
表面にＮ＋型ソース領域３１を形成し、チャンネル部３
０ｂ上にポリシリコンゲート電極３２を形成してＤＭＯ
Ｓ素子とする。基板２１上に埋め込み形成したＮ＋型埋
め込み層のうち、Ｐ型拡散領域３０のボディ部分３０ａ
に対応する部分を部分的に除去する。
分的に除去することによって、ＤＭＯＳ素子の耐圧を向
上する。 【解決手段】 基板２１上に形成したエピタキシャル層
２２２を分離して複数の島領域を形成し、エピタキシャ
ル層表面にボディ部３０ａとチャンネル部３０ｂとを有
するＰ型拡散領域３０を形成する。Ｐ型拡散領域３０の
表面にＮ＋型ソース領域３１を形成し、チャンネル部３
０ｂ上にポリシリコンゲート電極３２を形成してＤＭＯ
Ｓ素子とする。基板２１上に埋め込み形成したＮ＋型埋
め込み層のうち、Ｐ型拡散領域３０のボディ部分３０ａ
に対応する部分を部分的に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型のＤＳＡ（Do
uble diffused Self Alignment）型のパワーＭＯＳ
素子（以下、ＤＭＯＳ素子と称する）を内蔵した半導体
集積回路の、特に高耐圧化に関する。
uble diffused Self Alignment）型のパワーＭＯＳ
素子（以下、ＤＭＯＳ素子と称する）を内蔵した半導体
集積回路の、特に高耐圧化に関する。
【０００２】
【従来の技術】ＤＭＯＳ素子は、パワー素子として、Ｔ
ＴＬやＣＭＯＳなどのロジック系から直接駆動できる、
少ない消費電力で大電流を駆動できる、等の利点を有し
ており、この特長を生かして、近年はアナログ・デジタ
ル混在型のＢｉＣＭＯＳ集積回路に一体化しようとする
動きがある。
ＴＬやＣＭＯＳなどのロジック系から直接駆動できる、
少ない消費電力で大電流を駆動できる、等の利点を有し
ており、この特長を生かして、近年はアナログ・デジタ
ル混在型のＢｉＣＭＯＳ集積回路に一体化しようとする
動きがある。
【０００３】ＤＭＯＳ素子をＩＣ化する場合、ディスク
リート型とは異なり、ＭＯＳＦＥＴ素子のセルを電気的
に分離された一つの島領域内に収納し、ドレインを基板
の表面側から取り出すことになる。図８に従来のＤＭＯ
Ｓ素子を内蔵したＩＣの断面図を示す。同図において、
１はＰ型の半導体基板、２はＮ型のエピタキシャル層、
３はＮ＋埋め込み層、４はＰ＋分離領域、５はＬＯＣＯ
Ｓ酸化膜、６はＰ型の拡散領域、７はＮ＋型のソース領
域、８はゲート電極、９はソース電極、１０はＮ＋型ド
レイン導出領域、１１はドレイン電極である。
リート型とは異なり、ＭＯＳＦＥＴ素子のセルを電気的
に分離された一つの島領域内に収納し、ドレインを基板
の表面側から取り出すことになる。図８に従来のＤＭＯ
Ｓ素子を内蔵したＩＣの断面図を示す。同図において、
１はＰ型の半導体基板、２はＮ型のエピタキシャル層、
３はＮ＋埋め込み層、４はＰ＋分離領域、５はＬＯＣＯ
Ｓ酸化膜、６はＰ型の拡散領域、７はＮ＋型のソース領
域、８はゲート電極、９はソース電極、１０はＮ＋型ド
レイン導出領域、１１はドレイン電極である。
【０００４】Ｐ型拡散領域６は、高濃度で拡散深さが深
いボディ部分６ａと、ボディ部分６ａの周囲に形成した
低濃度で拡散深さが浅いチャンネル領域６ｂからなり、
エピタキシャル層２とソース領域７との間のチャンネル
部６ｂ表面をチャンネルとして、ゲート電極８に印可し
た電圧によりソース・ドレイン間電流を制御するもので
ある。
いボディ部分６ａと、ボディ部分６ａの周囲に形成した
低濃度で拡散深さが浅いチャンネル領域６ｂからなり、
エピタキシャル層２とソース領域７との間のチャンネル
部６ｂ表面をチャンネルとして、ゲート電極８に印可し
た電圧によりソース・ドレイン間電流を制御するもので
ある。
【０００５】斯かるＤＭＯＳ素子の耐圧は、主としてＰ
型拡散領域６のボディ部６ａからＮ＋埋め込み層３まで
のエピタキシャル層２の残り膜厚Ａで決定することがで
きる。
型拡散領域６のボディ部６ａからＮ＋埋め込み層３まで
のエピタキシャル層２の残り膜厚Ａで決定することがで
きる。
【０００６】
【発明が解決しようとする課題】しかしながら、斯かる
ＩＣがバイポーラ型素子、又はＣＭＯＳ素子との混在型
である場合には、これらの素子の微細化、高集積化のた
めにエピタキシャル層２の膜厚をそれほど大きくするこ
とができず、故にＤＭＯＳ素子の耐圧を向上することが
困難である欠点があった。
ＩＣがバイポーラ型素子、又はＣＭＯＳ素子との混在型
である場合には、これらの素子の微細化、高集積化のた
めにエピタキシャル層２の膜厚をそれほど大きくするこ
とができず、故にＤＭＯＳ素子の耐圧を向上することが
困難である欠点があった。
【０００７】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ＤＭＯＳ素子部のＮ＋埋め込
み層を、Ｐ型拡散領域のボディ部の下部だけ部分的に除
去することにより、エピタキシャル層の膜厚を増大する
ことなくＤＭＯＳ素子の高耐圧化を図るものである。
題に鑑みなされたもので、ＤＭＯＳ素子部のＮ＋埋め込
み層を、Ｐ型拡散領域のボディ部の下部だけ部分的に除
去することにより、エピタキシャル層の膜厚を増大する
ことなくＤＭＯＳ素子の高耐圧化を図るものである。
【０００８】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。一例としてＮＰＮトランジス
タとＤＭＯＳ素子とを図示してある。図１において、２
１はＰ型の単結晶シリコン半導体基板、２２は基板２１
の上に気相成長して形成したＮ‐型のエピタキシャル
層、２３は基板２１とエピタキシャル層２２との間に埋
め込んで形成したＮ＋型の埋め込み層、２４はエピタキ
シャル層２２を貫通してエピタキシャル層２２を複数の
島領域に形成するＰ＋型の分離領域、２５はエピタキシ
ャル層２２表面に形成したＬＯＣＯＳ酸化膜、２６はＮ
ＰＮトランジスタ部、２７はＤＭＯＳ素子部である。な
お、Ｐ＋分離領域２４と基板２１とで囲まれたエピタキ
シャル層２２が島領域である。
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。一例としてＮＰＮトランジス
タとＤＭＯＳ素子とを図示してある。図１において、２
１はＰ型の単結晶シリコン半導体基板、２２は基板２１
の上に気相成長して形成したＮ‐型のエピタキシャル
層、２３は基板２１とエピタキシャル層２２との間に埋
め込んで形成したＮ＋型の埋め込み層、２４はエピタキ
シャル層２２を貫通してエピタキシャル層２２を複数の
島領域に形成するＰ＋型の分離領域、２５はエピタキシ
ャル層２２表面に形成したＬＯＣＯＳ酸化膜、２６はＮ
ＰＮトランジスタ部、２７はＤＭＯＳ素子部である。な
お、Ｐ＋分離領域２４と基板２１とで囲まれたエピタキ
シャル層２２が島領域である。
【０００９】ＮＰＮトランジスタ２６は、島領域表面に
形成したＰ型のベース領域２８、ベース領域２８の表面
に形成したＮ＋型のエミッタ領域２９、エピタキシャル
層２２表面からＮ＋埋め込み層２３に達するコレクタ導
出領域２９からなる。ＤＭＯＳ素子部２７は、エピタキ
シャル層２２表面に形成したＰ型拡散領域３０、Ｐ型拡
散領域３０の表面に形成したＮ＋型のソース領域３１、
および膜厚数百オングストロームのゲート酸化膜を挟ん
で形成したポリシリコンゲート電極３２とを有し、更に
Ｐ型拡散領域３０は、高濃度で拡散深さが深いボディ部
３０ａと、低濃度で拡散深さが浅いチャンネル部３０ｂ
を有する。この素子は、ゲート電極３２に印可した電圧
によりソース領域３１とエピタキシャル２２層の間のチ
ャンネル部３０ｂ表面にチャンネルを形成し、ソース・
ドレイン間電流を制御するようになっている。３３はド
レイン導出領域であり、エピタキシャル層２２表面から
Ｎ＋埋め込み層２３にまで達している。ＤＭＯＳ素子は
島領域を共通ドレインとして構成され、Ｎ＋埋め込み層
２３とコレクタ導出領域３３とがドレイン直列抵抗を減
じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そし
て１組のＰ型拡散領域３０とゲート電極３２とをＭＯＳ
セルとして構成し、複数のＭＯＳセルのゲート、ソー
ス、ドレインを各々共通接続して大電流型とする。コレ
クタ導出領域３３は、前記ＭＯＳセル全体を囲むように
して配置するか、あるいはセルを単位数毎に囲むように
して配置する。
形成したＰ型のベース領域２８、ベース領域２８の表面
に形成したＮ＋型のエミッタ領域２９、エピタキシャル
層２２表面からＮ＋埋め込み層２３に達するコレクタ導
出領域２９からなる。ＤＭＯＳ素子部２７は、エピタキ
シャル層２２表面に形成したＰ型拡散領域３０、Ｐ型拡
散領域３０の表面に形成したＮ＋型のソース領域３１、
および膜厚数百オングストロームのゲート酸化膜を挟ん
で形成したポリシリコンゲート電極３２とを有し、更に
Ｐ型拡散領域３０は、高濃度で拡散深さが深いボディ部
３０ａと、低濃度で拡散深さが浅いチャンネル部３０ｂ
を有する。この素子は、ゲート電極３２に印可した電圧
によりソース領域３１とエピタキシャル２２層の間のチ
ャンネル部３０ｂ表面にチャンネルを形成し、ソース・
ドレイン間電流を制御するようになっている。３３はド
レイン導出領域であり、エピタキシャル層２２表面から
Ｎ＋埋め込み層２３にまで達している。ＤＭＯＳ素子は
島領域を共通ドレインとして構成され、Ｎ＋埋め込み層
２３とコレクタ導出領域３３とがドレイン直列抵抗を減
じてＭＯＳＦＥＴのオン抵抗ＲDS（on)を減じる。そし
て１組のＰ型拡散領域３０とゲート電極３２とをＭＯＳ
セルとして構成し、複数のＭＯＳセルのゲート、ソー
ス、ドレインを各々共通接続して大電流型とする。コレ
クタ導出領域３３は、前記ＭＯＳセル全体を囲むように
して配置するか、あるいはセルを単位数毎に囲むように
して配置する。
【００１０】各拡散領域の上には酸化膜３４を開口した
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。そして、ＤＭ
ＯＳ素子部２７のＮ＋埋め込み層２３を、Ｐ型拡散領域
３０のボディ部３０ａに対応する部分だけ部分的に除去
する（図示３６）。ボディ部３０ａの形状に沿って除去
するので、その結果Ｎ＋埋め込み層２３はＰ型拡散層の
パターン形状とは逆のパターンとなり、Ｐ型拡散領域３
０が格子状のパターンを持つならば島状に点在するパタ
ーンに、Ｐ型拡散領域３０が島状に点在するパターンを
持つならば格子状のパターンとなる。なお。Ｐ型拡散層
が島状に点在するパターンを持つならば、Ｎ＋埋め込み
層２３の全てが連続したパターンになり、分断されない
ので、オン抵抗低減の目的からは有利である。
コンタクトホールを介してアルミ電極が配設３５され、
ソース電極３５ａはＰ型拡散領域３０とソース領域３１
の両方にオーミックコンタクトしている。そして、ＤＭ
ＯＳ素子部２７のＮ＋埋め込み層２３を、Ｐ型拡散領域
３０のボディ部３０ａに対応する部分だけ部分的に除去
する（図示３６）。ボディ部３０ａの形状に沿って除去
するので、その結果Ｎ＋埋め込み層２３はＰ型拡散層の
パターン形状とは逆のパターンとなり、Ｐ型拡散領域３
０が格子状のパターンを持つならば島状に点在するパタ
ーンに、Ｐ型拡散領域３０が島状に点在するパターンを
持つならば格子状のパターンとなる。なお。Ｐ型拡散層
が島状に点在するパターンを持つならば、Ｎ＋埋め込み
層２３の全てが連続したパターンになり、分断されない
ので、オン抵抗低減の目的からは有利である。
【００１１】斯かる構成によれば、Ｎ＋埋め込み層２３
が部分的に除去されており、この部分に空乏層が従来よ
り大きく広がることができるので、ＤＳＡ型ＭＯＳ２７
の耐圧を向上することができる。図２の拡大断面図を参
照して、ＤＳＡ型ＭＯＳ２７の耐圧（ソース・ドレイン
間耐圧）は、主としてＰ型拡散層３０とエピタキシャル
層２２とのＰＮ接合から広がる空乏層３７によって決定
される。今、基板１１の横方向へは空乏層３７が十分に
伸びることができる設計であるとすると、残るは基板１
１の縦方向に伸びる空乏層３７の幅で決定されることに
なる。Ｐ型拡散領域３０は不純物濃度の関係でボディ部
分３０ａが部分的に深く形成されており、空乏層３７の
形状もＰＮ接合の形状に沿った形状で拡大する。空乏層
３７はＮ＋埋め込み層２３に達するとそれ以上の拡大が
望めないから、ボディ部分３０ａからＮ＋埋め込み層ま
での距離で耐圧が決定されていたが、本発明では部分的
に除去したことにより、ボディ部分３０ａから伸びた空
乏層３７が従来より大きく広がることができる。従っ
て、従来と同じエピタキシャル層２２厚でも耐圧を向上
することができる。
が部分的に除去されており、この部分に空乏層が従来よ
り大きく広がることができるので、ＤＳＡ型ＭＯＳ２７
の耐圧を向上することができる。図２の拡大断面図を参
照して、ＤＳＡ型ＭＯＳ２７の耐圧（ソース・ドレイン
間耐圧）は、主としてＰ型拡散層３０とエピタキシャル
層２２とのＰＮ接合から広がる空乏層３７によって決定
される。今、基板１１の横方向へは空乏層３７が十分に
伸びることができる設計であるとすると、残るは基板１
１の縦方向に伸びる空乏層３７の幅で決定されることに
なる。Ｐ型拡散領域３０は不純物濃度の関係でボディ部
分３０ａが部分的に深く形成されており、空乏層３７の
形状もＰＮ接合の形状に沿った形状で拡大する。空乏層
３７はＮ＋埋め込み層２３に達するとそれ以上の拡大が
望めないから、ボディ部分３０ａからＮ＋埋め込み層ま
での距離で耐圧が決定されていたが、本発明では部分的
に除去したことにより、ボディ部分３０ａから伸びた空
乏層３７が従来より大きく広がることができる。従っ
て、従来と同じエピタキシャル層２２厚でも耐圧を向上
することができる。
【００１２】図３は本発明の第２の実施の形態を示す断
面図である。図１と同じ箇所には同じ符号を付して説明
を省略する。この形態では、Ｎ＋埋め込み層２３を除去
した部分３６に、Ｎ＋埋め込み層２３よりは低不純物濃
度の第２の埋め込み層４０を形成したものである。これ
らの埋め込み層２３、４０は、不純物濃度を調整して、
Ｎ＋埋め込み層２３を基板２１表面から上方向に数μ、
第２の埋め込み層４０を上方向に、埋め込み層２３より
少なく拡散する。この拡散深さの差の分だけ、先の実施
の形態と同様に空乏層３７の幅を拡大できる。しかも不
純物濃度が低いので、空乏層３７は第２の埋め込み層４
０で停止することなく、第２の埋め込み層４０の内部に
も拡大することができる。また、先の実施の形態では、
空乏層３７が基板２１に到達してしまうとパンチスルー
現象により耐圧が決定されるが、本実施の形態では第２
の埋め込み層４０が前記パンチスルー現象を防止するの
で、先の実施の形態より耐圧を向上できる。そして、Ｐ
＋拡散領域３０のＰ、エピタキシャル層２２のＮ、基板
２１のＰで形成される寄生ＰＮＰトランジスタの発生を
抑制することができる。
面図である。図１と同じ箇所には同じ符号を付して説明
を省略する。この形態では、Ｎ＋埋め込み層２３を除去
した部分３６に、Ｎ＋埋め込み層２３よりは低不純物濃
度の第２の埋め込み層４０を形成したものである。これ
らの埋め込み層２３、４０は、不純物濃度を調整して、
Ｎ＋埋め込み層２３を基板２１表面から上方向に数μ、
第２の埋め込み層４０を上方向に、埋め込み層２３より
少なく拡散する。この拡散深さの差の分だけ、先の実施
の形態と同様に空乏層３７の幅を拡大できる。しかも不
純物濃度が低いので、空乏層３７は第２の埋め込み層４
０で停止することなく、第２の埋め込み層４０の内部に
も拡大することができる。また、先の実施の形態では、
空乏層３７が基板２１に到達してしまうとパンチスルー
現象により耐圧が決定されるが、本実施の形態では第２
の埋め込み層４０が前記パンチスルー現象を防止するの
で、先の実施の形態より耐圧を向上できる。そして、Ｐ
＋拡散領域３０のＰ、エピタキシャル層２２のＮ、基板
２１のＰで形成される寄生ＰＮＰトランジスタの発生を
抑制することができる。
【００１３】続いて以下に本発明による半導体集積回路
装置の製造方法を、第２の実施の形態を例にして、図３
から図７を参照して説明する。まず図４（Ａ）を参照し
て、Ｐ型の半導体基板２１を準備する。基板２１の全面
あるいはＤＭＯＳ素子部２７にだけ選択的に、第２の埋
め込み層４０を形成するアンチモン又はヒ素をイオン注
入する。
装置の製造方法を、第２の実施の形態を例にして、図３
から図７を参照して説明する。まず図４（Ａ）を参照し
て、Ｐ型の半導体基板２１を準備する。基板２１の全面
あるいはＤＭＯＳ素子部２７にだけ選択的に、第２の埋
め込み層４０を形成するアンチモン又はヒ素をイオン注
入する。
【００１４】図４（Ｂ）を参照して、基板２１の表面
に、Ｐ＋分離領域２４を形成するボロンをイオン注入
し、更にＮ＋埋め込み層２３を形成するアンチモンをイ
オン注入する。図５（Ａ）を参照して、基板２１の上に
Ｎ‐型のエピタキシヤル層２２を気相成長法により形成
する。エピタキシャル層２２の表面からリンを選択拡散
してＮ＋コレクタ導出領域２９とドレイン導出領域３３
を形成し、続いてボロンを選択拡散することによりＰ＋
分離領域２４を形成し、エピタキシャル層を接合分離し
て島領域を形成する。
に、Ｐ＋分離領域２４を形成するボロンをイオン注入
し、更にＮ＋埋め込み層２３を形成するアンチモンをイ
オン注入する。図５（Ａ）を参照して、基板２１の上に
Ｎ‐型のエピタキシヤル層２２を気相成長法により形成
する。エピタキシャル層２２の表面からリンを選択拡散
してＮ＋コレクタ導出領域２９とドレイン導出領域３３
を形成し、続いてボロンを選択拡散することによりＰ＋
分離領域２４を形成し、エピタキシャル層を接合分離し
て島領域を形成する。
【００１５】図５（Ｂ）を参照して、エピタキシャル層
２２表面にシリコン窒化膜を堆積、パターニングし、こ
れを耐酸化膜としてエピタキシャル層２２表面を選択酸
化することによりＬＯＣＯＳ酸化膜２５を形成する。図
６（Ａ）を参照して、エピタキシャル層２２表面にポリ
シリコン層をＣＶＤ法により堆積し、これをパターニン
グすることでＤＭＯＳ素子部２７のゲート電極３２を形
成する。続いてレジストマスクによりボロンをイオン注
入、拡散してＤＭＯＳ素子部２７のＰ型拡散領域３０の
ボディ部分３０ａを形成する。
２２表面にシリコン窒化膜を堆積、パターニングし、こ
れを耐酸化膜としてエピタキシャル層２２表面を選択酸
化することによりＬＯＣＯＳ酸化膜２５を形成する。図
６（Ａ）を参照して、エピタキシャル層２２表面にポリ
シリコン層をＣＶＤ法により堆積し、これをパターニン
グすることでＤＭＯＳ素子部２７のゲート電極３２を形
成する。続いてレジストマスクによりボロンをイオン注
入、拡散してＤＭＯＳ素子部２７のＰ型拡散領域３０の
ボディ部分３０ａを形成する。
【００１６】図６（Ｂ）を参照して、ゲート電極３２を
マスクとして用いて表面からボロンをイオン注入し、拡
散することでＰ型拡散領域３０のチャンネル部３０ｂを
形成し、続いてＮＰＮトランジスタ２６にボロンをイオ
ン注入、拡散することでベース領域２８を形成する。図
７を参照して、表面からリンを拡散することにより、Ｎ
ＰＮトランジスタ２６のエミッタ領域２９とＤＭＯＳ素
子部２７のソース領域３１を形成する。この後、各電極
の配設等を行って図２の構造となる。
マスクとして用いて表面からボロンをイオン注入し、拡
散することでＰ型拡散領域３０のチャンネル部３０ｂを
形成し、続いてＮＰＮトランジスタ２６にボロンをイオ
ン注入、拡散することでベース領域２８を形成する。図
７を参照して、表面からリンを拡散することにより、Ｎ
ＰＮトランジスタ２６のエミッタ領域２９とＤＭＯＳ素
子部２７のソース領域３１を形成する。この後、各電極
の配設等を行って図２の構造となる。
【００１７】
【発明の効果】以上に説明したとおり、本発明によれ
ば、Ｐ型拡散領域３０のボディ領域３０ａの下に位置す
るＮ＋埋め込み層を部分的に除去して、空乏層が拡大す
るようにしたので、従来と同じエピタキシャル層２２の
厚みでもＤＭＯＳ素子部２７の耐圧を向上できる利点を
有する。更に、第２の実施の形態によれば、Ｎ＋埋め込
み層を除去した部分３６に第２の埋め込み層４０を形成
したので、耐圧を向上すると共に、寄生効果を抑制でき
る利点を有する。
ば、Ｐ型拡散領域３０のボディ領域３０ａの下に位置す
るＮ＋埋め込み層を部分的に除去して、空乏層が拡大す
るようにしたので、従来と同じエピタキシャル層２２の
厚みでもＤＭＯＳ素子部２７の耐圧を向上できる利点を
有する。更に、第２の実施の形態によれば、Ｎ＋埋め込
み層を除去した部分３６に第２の埋め込み層４０を形成
したので、耐圧を向上すると共に、寄生効果を抑制でき
る利点を有する。
【図１】本発明の半導体集積回路装置を説明するための
断面図である。
断面図である。
【図２】本発明の半導体集積回路装置を説明するための
拡大断面図である。
拡大断面図である。
【図３】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図４】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図５】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図６】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図７】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図８】従来の光半導体集積回路装置を説明するための
断面図である。
断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記半導体基板と前記エピタキシャル層との間に埋め込
み形成した逆導電型の埋め込み層と、 前記島領域の表面に形成した、拡散深さが深いボディ部
分と拡散深さが浅いチャンネル部分とからなる一導電型
の半導体領域と、 前記一導電型の半導体領域の表面に形成した逆導電型の
ソース領域と、 前記チャンネル部の上にゲート絶縁膜を介して形成した
ゲート電極とを具備し、前記一導電型の半導体領域のボ
ディ部分に対応する領域の前記埋め込み層を部分的に除
去したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記埋め込み層を除去した部分に前記埋
め込み層よりは不純物濃度が小さい第２の埋め込み層を
形成したことを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項３】 バイポーラ型素子と一体化して成ること
を特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6838696A JPH09260520A (ja) | 1996-03-25 | 1996-03-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6838696A JPH09260520A (ja) | 1996-03-25 | 1996-03-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260520A true JPH09260520A (ja) | 1997-10-03 |
Family
ID=13372242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6838696A Pending JPH09260520A (ja) | 1996-03-25 | 1996-03-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448915B1 (ko) * | 2002-07-26 | 2004-09-16 | 삼성전자주식회사 | 고전압 출력회로의 풀업 트랜지스터 어레이 |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
-
1996
- 1996-03-25 JP JP6838696A patent/JPH09260520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448915B1 (ko) * | 2002-07-26 | 2004-09-16 | 삼성전자주식회사 | 고전압 출력회로의 풀업 트랜지스터 어레이 |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
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