JPH025429A - 横型ｐｎｐトランジスタの製造方法 - Google Patents
横型ｐｎｐトランジスタの製造方法Info
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- JPH025429A JPH025429A JP15550288A JP15550288A JPH025429A JP H025429 A JPH025429 A JP H025429A JP 15550288 A JP15550288 A JP 15550288A JP 15550288 A JP15550288 A JP 15550288A JP H025429 A JPH025429 A JP H025429A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003321 amplification Effects 0.000 abstract 2
- 230000003078 antioxidant effect Effects 0.000 abstract 2
- 150000002500 ions Chemical class 0.000 abstract 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 2
- 238000005468 ion implantation Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は横型トランジスタの製造方法に関し、特にコレ
クタ不純物濃度がエミッタ不純物濃度より低い構造でが
っ゛エミッタコンタクト開孔を用いて、ベース及びエミ
ッタを形成する為の不純物を導入して形成される横型Ｐ
ＮＰトランジスタ製造方法に関する。
クタ不純物濃度がエミッタ不純物濃度より低い構造でが
っ゛エミッタコンタクト開孔を用いて、ベース及びエミ
ッタを形成する為の不純物を導入して形成される横型Ｐ
ＮＰトランジスタ製造方法に関する。
従来、コレクタ不純物濃度がエミッタ不純物濃度より低
い構造でかつエミッタコンタクト開孔を用いてベース及
びエミッタを形成する為の不純物を導入して形成される
横型ＰＮＰトランジスタは、第３図（ａ＞、（ｂ）に示
すように、同一のエミッタコンタクト開孔７からベース
形成用としてのＮ型不純物及びエミッタ形成用としての
Ｐ型不純物を導入していた為ベース領域９は押込拡散を
行う必要があるので、酸化シリコン膜５膜との界面の不
純物濃度が低くなる。
い構造でかつエミッタコンタクト開孔を用いてベース及
びエミッタを形成する為の不純物を導入して形成される
横型ＰＮＰトランジスタは、第３図（ａ＞、（ｂ）に示
すように、同一のエミッタコンタクト開孔７からベース
形成用としてのＮ型不純物及びエミッタ形成用としての
Ｐ型不純物を導入していた為ベース領域９は押込拡散を
行う必要があるので、酸化シリコン膜５膜との界面の不
純物濃度が低くなる。
上述した従来の横型ＰＮＰ）ランジスタの製造方法は、
エミッタコンタクト開孔がら不純物を導入して押込拡散
を行なうことによりベース領域を形成しているので、酸
化シリコン膜との界面の不純物濃度の低下により、低電
流域でのｈＦＥが低下すると共にｈｐｉの製造ばらつき
が大きくなるという問題及びコレクタとエミッタ間の耐
圧はコレクタ側への空乏層数がりとコレクタとエミッタ
間のパンチスルーで制限されるがそのコレクタとエミッ
タ間のパンチスルー耐圧が低下する場合が生じコレクタ
とエミッタ間の耐圧も低下する場合が生じるという問題
を有していた。
エミッタコンタクト開孔がら不純物を導入して押込拡散
を行なうことによりベース領域を形成しているので、酸
化シリコン膜との界面の不純物濃度の低下により、低電
流域でのｈＦＥが低下すると共にｈｐｉの製造ばらつき
が大きくなるという問題及びコレクタとエミッタ間の耐
圧はコレクタ側への空乏層数がりとコレクタとエミッタ
間のパンチスルーで制限されるがそのコレクタとエミッ
タ間のパンチスルー耐圧が低下する場合が生じコレクタ
とエミッタ間の耐圧も低下する場合が生じるという問題
を有していた。
本発明の横型ＰＮＰ）ラジスタの製造方法は、最上層に
Ｎ型半導体層を有する半導体基板の前記Ｎ型半導体層に
Ｐ型不純物を選択的に導入してコレクタ原領域を形成す
る工程、前記コレクタ原領域より平面積の小さいエミッ
タコンタクト開孔及びコレクタコンタクト開孔をそれぞ
れ所定部分に設けた絶縁膜を前記半導体基板上に形成す
る工程、前記エミッタコンタクト開孔部を除き全面に耐
酸化性膜を被着する工程、前記エミッタコンタクト開孔
を通してＮ型不純物を導入して押込み、ベース原領域を
形成する工程、前記耐酸化性膜を除去し、前記エミッタ
コンタクト開孔及び前記コレクタコンタクト開孔を通し
て同時にＰ型不純物を前記ベース原領域より浅く導入し
てベース領域、エミッタ領域、コレクタ領域及びコレク
タコンタクト領域を形成する工程、前記エミッタコンタ
クト開孔からＮ型不純物を少なくとも前記ベース領域の
表面部分に導入してベース界面領域を形成する工程を含
むという構成を有している。
Ｎ型半導体層を有する半導体基板の前記Ｎ型半導体層に
Ｐ型不純物を選択的に導入してコレクタ原領域を形成す
る工程、前記コレクタ原領域より平面積の小さいエミッ
タコンタクト開孔及びコレクタコンタクト開孔をそれぞ
れ所定部分に設けた絶縁膜を前記半導体基板上に形成す
る工程、前記エミッタコンタクト開孔部を除き全面に耐
酸化性膜を被着する工程、前記エミッタコンタクト開孔
を通してＮ型不純物を導入して押込み、ベース原領域を
形成する工程、前記耐酸化性膜を除去し、前記エミッタ
コンタクト開孔及び前記コレクタコンタクト開孔を通し
て同時にＰ型不純物を前記ベース原領域より浅く導入し
てベース領域、エミッタ領域、コレクタ領域及びコレク
タコンタクト領域を形成する工程、前記エミッタコンタ
クト開孔からＮ型不純物を少なくとも前記ベース領域の
表面部分に導入してベース界面領域を形成する工程を含
むという構成を有している。
次に本発明について図面を・参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
る為に工程順に示した半導体チップの断面図である。
る為に工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すようにＰ型シリコン基板１上に
既存の拡散及びエピタキシャル技術によって埋込Ｎ型拡
散領域２、及びＮ型エピタキシャル層３を厚さ１５μｍ
成長することにより、最上層にＮ型半導体層を有する半
導体基板を準備する。
既存の拡散及びエピタキシャル技術によって埋込Ｎ型拡
散領域２、及びＮ型エピタキシャル層３を厚さ１５μｍ
成長することにより、最上層にＮ型半導体層を有する半
導体基板を準備する。
次に、Ｐ型不純物を選択的に導入してコレクタ原領域４
を既存のＰＲ技術及びイオン注入技術によって形成する
。イオン注入技術としてはエネルギー５０ｋｅＶ、ドー
ズ量５Ｘ１０１２ＣＩ１１−２トシ、アニールとしては
例えば１０００’Ｃ，６０分の熱処理が用いられると共
に熱酸化膜（５）を厚さ５００ ｎｍ形成する。
を既存のＰＲ技術及びイオン注入技術によって形成する
。イオン注入技術としてはエネルギー５０ｋｅＶ、ドー
ズ量５Ｘ１０１２ＣＩ１１−２トシ、アニールとしては
例えば１０００’Ｃ，６０分の熱処理が用いられると共
に熱酸化膜（５）を厚さ５００ ｎｍ形成する。
次に第１図（ｂ）に示すように酸化シリコン膜５を選択
的にエツチングしエミッタコンタクト開孔７及びコレク
タコンタクト開孔６を形成する６次に耐酸化性膜８例え
ば気相成長で形成した窒化シリコン膜を厚さ１１００ｎ
形成した後エミッタコンタクト開孔７の基板表面を露出
させるために耐酸化性膜８を選択的に除去し、エミッタ
コンタクト開孔７からＮ型不純物であるリンを既存の拡
散またはイオン注入技術を用いて導入する事により、ベ
ース原領域９を形成する。イオン注入技術としてはエネ
ルギー１５０ｋｅＶ ドーズ量５ Ｘ １０１３ｃｍ
−２とじアニールとしては例えば１１００℃、２０分の
熱処理が用いられる。
的にエツチングしエミッタコンタクト開孔７及びコレク
タコンタクト開孔６を形成する６次に耐酸化性膜８例え
ば気相成長で形成した窒化シリコン膜を厚さ１１００ｎ
形成した後エミッタコンタクト開孔７の基板表面を露出
させるために耐酸化性膜８を選択的に除去し、エミッタ
コンタクト開孔７からＮ型不純物であるリンを既存の拡
散またはイオン注入技術を用いて導入する事により、ベ
ース原領域９を形成する。イオン注入技術としてはエネ
ルギー１５０ｋｅＶ ドーズ量５ Ｘ １０１３ｃｍ
−２とじアニールとしては例えば１１００℃、２０分の
熱処理が用いられる。
次に第１図（ｃ）に示すように耐酸化性膜８をエツチン
グ除去した後、Ｐ型不純物であるボロンを既存の拡散ま
たはイオン注入技術を用いてエミッタ領域１０及びコレ
クタコンタクト領域１１を形成する。イオン注入技術と
してはエネルギー１００ｋｅＶ、 ドーズ量Ｉ Ｘ Ｉ
Ｑ ”ｃｍ−２とし、アニールとしては１０−００’
Ｃ，１０分の熱処理が用いられる。
グ除去した後、Ｐ型不純物であるボロンを既存の拡散ま
たはイオン注入技術を用いてエミッタ領域１０及びコレ
クタコンタクト領域１１を形成する。イオン注入技術と
してはエネルギー１００ｋｅＶ、 ドーズ量Ｉ Ｘ Ｉ
Ｑ ”ｃｍ−２とし、アニールとしては１０−００’
Ｃ，１０分の熱処理が用いられる。
次に、第１図（ｄ）に示すように、耐酸化性膜１２、例
えば気相成長で形成した窒化シリコン膜を厚さ１１００
ｎ形成した後エミッタコンタクト開孔７の縁端及びベー
スコンタクト開孔１３の耐酸化性膜１２を選択的に除去
し、Ｎ型不純物のヒ素を既存のイオン注入技術を用い導
入しベース界面領域４及びベースコンタクト領域１５を
形成する。 イオン注入技術としてはエネルギー３０
ｋｅＶ、ドーズ量１ ｘ １０１３ａｍ−２トＬ７−１
− ／Ｌ／、！：しては９００’Ｃ，１０分の熱処理
が用いられる。
えば気相成長で形成した窒化シリコン膜を厚さ１１００
ｎ形成した後エミッタコンタクト開孔７の縁端及びベー
スコンタクト開孔１３の耐酸化性膜１２を選択的に除去
し、Ｎ型不純物のヒ素を既存のイオン注入技術を用い導
入しベース界面領域４及びベースコンタクト領域１５を
形成する。 イオン注入技術としてはエネルギー３０
ｋｅＶ、ドーズ量１ ｘ １０１３ａｍ−２トＬ７−１
− ／Ｌ／、！：しては９００’Ｃ，１０分の熱処理
が用いられる。
次に、第１図（ｅ）に示すように既存の配線技術を用い
て眉間絶縁膜１６及び横型ＰＮＰトランジスタの電極と
配線を接続する為のコンタクト孔（６’ 、７’ 、１
３’ ）を形成する。
て眉間絶縁膜１６及び横型ＰＮＰトランジスタの電極と
配線を接続する為のコンタクト孔（６’ 、７’ 、１
３’ ）を形成する。
このようにして、酸化シリコン膜との界面には、比較的
高濃度のベース界面領域１４を形成できるので、ｈＦ４
の低下、耐下の低下という従来の欠点が解消される。
高濃度のベース界面領域１４を形成できるので、ｈＦ４
の低下、耐下の低下という従来の欠点が解消される。
第２図は第２の実施例を説明するための途中工程におけ
る半導体チップの断面図である。製造工程は第１図とほ
ぼ同じであるが、第１の実施例とちがって、耐酸化性膜
１２を選択的にエツチング除去する工程においてエミッ
タコンタクト開孔の中央部に耐酸化性膜１２を残さない
で、ヒ素をイオン注入する。エミッタ領域１０の表面は
不純物の濃度差により、Ｐ型のまま残る。目合せ工程を
必要としないので、工程が簡略となる。
る半導体チップの断面図である。製造工程は第１図とほ
ぼ同じであるが、第１の実施例とちがって、耐酸化性膜
１２を選択的にエツチング除去する工程においてエミッ
タコンタクト開孔の中央部に耐酸化性膜１２を残さない
で、ヒ素をイオン注入する。エミッタ領域１０の表面は
不純物の濃度差により、Ｐ型のまま残る。目合せ工程を
必要としないので、工程が簡略となる。
なお、図示のようにコレクタ領域１０を取囲んでコレク
タコンタクト領域１１を設けると、コレクタ抵抗を小さ
くできる。
タコンタクト領域１１を設けると、コレクタ抵抗を小さ
くできる。
以上説明したように、本発明はベースとしてのＮ型不純
物領域の絶縁膜との界面にＮ型不純物を追加して導入す
る事により、絶縁膜との界面の不純物濃度の低下に起因
する低電流域でのｈｐｐ、の低下が無く、またｈＰＥの
ばらつきも小さくさらにエミッタとコレクタ間の耐圧が
改善された横型ＰＮＰ ）ランジスタが得られる効果が
ある。
物領域の絶縁膜との界面にＮ型不純物を追加して導入す
る事により、絶縁膜との界面の不純物濃度の低下に起因
する低電流域でのｈｐｐ、の低下が無く、またｈＰＥの
ばらつきも小さくさらにエミッタとコレクタ間の耐圧が
改善された横型ＰＮＰ ）ランジスタが得られる効果が
ある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
る為の工程順に示した半導体チップの縦断面図、第２図
は本発明の第２の実施例を説明する為の半導体チップの
縦断面図、第３図（ａ）。 （ｂ）は従来例を説明するための工程順を示した縦断面
図である。 １・・・Ｐ型シリコン基板、２・・・埋込Ｎ型拡散領域
、３・・・Ｎ型エピタキシャル層、４・・・コレクタ原
領域、４′・・・コレクタ領域、５・・・酸化シリコン
膜、６・・・コレクタコンタクト開孔、７・・・エミッ
タコンタクト開孔、８・・・耐酸化性膜、９・・・ベー
ス原領域、９′・・・ベース領域、１０・・・エミッタ
領域、１１・・・コレクタコンタクト領域、１２・・・
耐酸化性膜、１３・・・ベースコンタクト開孔、１４・
・・ベース界面領域、１５・・・ベースコンタクト領域
、１６・・・層間絶縁膜。 ４コし２９．〒全Ｗｊ島。 ｓ「１）−イにンノコ；７３り≧ 万 １ 又 月 ｌ 目
る為の工程順に示した半導体チップの縦断面図、第２図
は本発明の第２の実施例を説明する為の半導体チップの
縦断面図、第３図（ａ）。 （ｂ）は従来例を説明するための工程順を示した縦断面
図である。 １・・・Ｐ型シリコン基板、２・・・埋込Ｎ型拡散領域
、３・・・Ｎ型エピタキシャル層、４・・・コレクタ原
領域、４′・・・コレクタ領域、５・・・酸化シリコン
膜、６・・・コレクタコンタクト開孔、７・・・エミッ
タコンタクト開孔、８・・・耐酸化性膜、９・・・ベー
ス原領域、９′・・・ベース領域、１０・・・エミッタ
領域、１１・・・コレクタコンタクト領域、１２・・・
耐酸化性膜、１３・・・ベースコンタクト開孔、１４・
・・ベース界面領域、１５・・・ベースコンタクト領域
、１６・・・層間絶縁膜。 ４コし２９．〒全Ｗｊ島。 ｓ「１）−イにンノコ；７３り≧ 万 １ 又 月 ｌ 目
Claims (1)
- 最上層にＮ型半導体層を有する半導体基板の前記Ｎ型半
導体層にＰ型不純物を選択的に導入してコレクタ原領域
を形成する工程、前記コレクタ原領域より平面積の小さ
いエミッタコンタクト開孔及びコレクタコンタクト開孔
をそれぞれ所定部分に設けた絶縁膜を前記半導体基板上
に形成する工程、前記エミッタコンタクト開孔部を除き
全面に耐酸化性膜を被着する工程、前記エミッタコンタ
クト開孔を通してＮ型不純物を導入して押込み、ベース
原領域を形成する工程、前記耐酸化性膜を除去し、前記
エミッタコンタクト開孔及び前記コレクタコンタクト開
孔を通して同時にＰ型不純物を前記ベース原領域より浅
く導入してベース領域、エミッタ領域、コレクタ領域及
びコレクタコンタクト領域を形成する工程、前記エミッ
タコンタクト開孔からＮ型不純物を少なくとも前記ベー
ス領域の表面部分に導入してベース界面領域を形成する
工程を含むことを特徴とする横型ＰＮＰトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550288A JPH025429A (ja) | 1988-06-22 | 1988-06-22 | 横型ｐｎｐトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550288A JPH025429A (ja) | 1988-06-22 | 1988-06-22 | 横型ｐｎｐトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025429A true JPH025429A (ja) | 1990-01-10 |
Family
ID=15607450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15550288A Pending JPH025429A (ja) | 1988-06-22 | 1988-06-22 | 横型ｐｎｐトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| WO2005057661A1 (ja) * | 2003-12-12 | 2005-06-23 | Sanken Electric Co., Ltd. | 半導体素子とその製造方法 |
-
1988
- 1988-06-22 JP JP15550288A patent/JPH025429A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| WO2005057661A1 (ja) * | 2003-12-12 | 2005-06-23 | Sanken Electric Co., Ltd. | 半導体素子とその製造方法 |
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