JPH0281438A - バイポーラ集積回路 - Google Patents
バイポーラ集積回路Info
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- JPH0281438A JPH0281438A JP23330188A JP23330188A JPH0281438A JP H0281438 A JPH0281438 A JP H0281438A JP 23330188 A JP23330188 A JP 23330188A JP 23330188 A JP23330188 A JP 23330188A JP H0281438 A JPH0281438 A JP H0281438A
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- Japan
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- Pending
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に係り、特にバイポーラトランジス
タを有するバイポーラ集積回路（バイポーラＬＳＩ）に
関する。
タを有するバイポーラ集積回路（バイポーラＬＳＩ）に
関する。
（従来技術）
バイポーラ集積回路はシリコンブレーナ拡散形トランジ
スタと同じ製造プロセスを用い、バイポーラトランジス
タ、ダイオード、抵抗等の回路構成素子を一枚のシリコ
ン基板内に不可分の形に形成したもので、素子間の分離
領域が必要となっている。
スタと同じ製造プロセスを用い、バイポーラトランジス
タ、ダイオード、抵抗等の回路構成素子を一枚のシリコ
ン基板内に不可分の形に形成したもので、素子間の分離
領域が必要となっている。
第２図は従来のバイポーラ集積回路１０におけるＰＮＰ
）ランジスタ部を示す一部断面図であり、以下同図を
用いて説明する。
）ランジスタ部を示す一部断面図であり、以下同図を
用いて説明する。
１１は、例えばシリコン（Ｓｔ）単結晶等からなるｐ型
基板であり、基板面１１ａが（１１１）面となる様に構
成しである。この基板面１１ａには例えば比素（Ａｓ）
が５ Ｘ １０１５ｃｍ−２程度の注入密度で所定の場
所に選択的に注入され、ｎ＋埋め込み層１２を形成しｐ
型基板１１との分離層を形成している。
基板であり、基板面１１ａが（１１１）面となる様に構
成しである。この基板面１１ａには例えば比素（Ａｓ）
が５ Ｘ １０１５ｃｍ−２程度の注入密度で所定の場
所に選択的に注入され、ｎ＋埋め込み層１２を形成しｐ
型基板１１との分離層を形成している。
１３はｐ＋埋め込み層であり、ボロン（Ｂ）をｎ＋埋め
込み層に９２５℃で５０分間拡散させたのち熱処理する
ことにより設けている。その後、基板面１１ａ全体に５
μ程の厚さのｎ型シリコンのエピタキシャル層（ｎシリ
コンエビ層）１４を形成したのち、ボロンを基板１１に
達するまで拡散させトランジスタ素子分離用のｐ型分離
領域１５を形成している。
込み層に９２５℃で５０分間拡散させたのち熱処理する
ことにより設けている。その後、基板面１１ａ全体に５
μ程の厚さのｎ型シリコンのエピタキシャル層（ｎシリ
コンエビ層）１４を形成したのち、ボロンを基板１１に
達するまで拡散させトランジスタ素子分離用のｐ型分離
領域１５を形成している。
次にｐ＋埋め込み層１３上に拡散手段を用いてコレクタ
用ｐ領域１６をｐ＋埋め込み層１３に達するように形成
したのち、同様拡散手段を用いてベース用ｎ領域１７、
エミッタ用ｐ領域１８を順次形成し、更に絶縁層１９を
介して、コレクタ用ｐ領域１６、ベース用ｎ領域１７及
びエミッタ用ｐ領域１８にアルミ等からなる電極配線２
０が設けられている。
用ｐ領域１６をｐ＋埋め込み層１３に達するように形成
したのち、同様拡散手段を用いてベース用ｎ領域１７、
エミッタ用ｐ領域１８を順次形成し、更に絶縁層１９を
介して、コレクタ用ｐ領域１６、ベース用ｎ領域１７及
びエミッタ用ｐ領域１８にアルミ等からなる電極配線２
０が設けられている。
（発明が解決しようとする課題）
従来のｐ＋埋め込み層１３はＰＮＰトランジスタのコレ
クタ抵抗を下げる目的で基板１１に形成されているが、
後工程で形成されるｎシリコンエピ層１４は高温（〜１
２００℃で処理されるため、ｐ＋埋め込み層１３のｐ＋
不純物濃度はｎ＋埋め込み層１２のｎ＋不純物によって
相殺され弱められ、ＰＮＰ）ランジスタのコレクタ抵抗
を高める。
クタ抵抗を下げる目的で基板１１に形成されているが、
後工程で形成されるｎシリコンエピ層１４は高温（〜１
２００℃で処理されるため、ｐ＋埋め込み層１３のｐ＋
不純物濃度はｎ＋埋め込み層１２のｎ＋不純物によって
相殺され弱められ、ＰＮＰ）ランジスタのコレクタ抵抗
を高める。
従って、ＰＮＰ トランジスタの飽和電圧が高くなり、
バイポーラトランジスタの増幅特性が悪くなる等の問題
点があった。
バイポーラトランジスタの増幅特性が悪くなる等の問題
点があった。
（課題を解決するための手段）
本発明は上記課題を解決するためになされたものであり
、基板に少なくともバイポーラトランジスタを複数個形
成してなるバイポーラ集積回路において、前記トランジ
スタ間の分離及びトランジスタと基板との分離を酸化膜
層によって行ったことを特徴とするバイポーラ集積回路
を提供しようとするものである。
、基板に少なくともバイポーラトランジスタを複数個形
成してなるバイポーラ集積回路において、前記トランジ
スタ間の分離及びトランジスタと基板との分離を酸化膜
層によって行ったことを特徴とするバイポーラ集積回路
を提供しようとするものである。
（実施例）
第１図は本発明になるバイポーラ集積回路３０の一実施
例の一部断面図であるが、第２図に示す従来例の構成要
素と同一構成要素には同一符号を付し、説明を省略し、
特に異なる点を説明する。
例の一部断面図であるが、第２図に示す従来例の構成要
素と同一構成要素には同一符号を付し、説明を省略し、
特に異なる点を説明する。
異なる点は、第２図に示す従来のバイポーラ集積回路１
０において、基板１１とトランジスタ素子との分離層と
して基板面１１ａに設けたｎ＋埋め込み層１２のかわり
に、本発明では基板絶縁層３１を設けた点と、トランジ
スタ素子間の分離層として設けたｐ分離領域１５のかわ
りに絶縁領域３２を設け、この絶縁領域３２と基板絶縁
層３１で囲まれた領域内にｐ＋埋め込み領域１３、コレ
クタ用ｐ領域１６、ベース用ｎ領域１７、エミッタ用ｐ
領域１８を形成したのち、絶縁膜２０を介して電極配線
２０を設けた点である。
０において、基板１１とトランジスタ素子との分離層と
して基板面１１ａに設けたｎ＋埋め込み層１２のかわり
に、本発明では基板絶縁層３１を設けた点と、トランジ
スタ素子間の分離層として設けたｐ分離領域１５のかわ
りに絶縁領域３２を設け、この絶縁領域３２と基板絶縁
層３１で囲まれた領域内にｐ＋埋め込み領域１３、コレ
クタ用ｐ領域１６、ベース用ｎ領域１７、エミッタ用ｐ
領域１８を形成したのち、絶縁膜２０を介して電極配線
２０を設けた点である。
次にその製造方法について説明する。基板１１に高エネ
ルギー（〜４００ｋｅＶ）でＩ Ｘ １０１７ｃｍ’程
度の酸素イオンを注入すると、注入電圧が高いため、酸
素イオンは内部に拡散し基板の表面はシリコンの結晶性
を維持したままで内部に酸化膜層（Ｓ ｉｏ ２ ）
３１が形成される。更にこの表面にｐ＋埋め込み層１３
を形成したのち、前記同様ｎシリコンエピ層１４を厚さ
５μ程度に形成する。
ルギー（〜４００ｋｅＶ）でＩ Ｘ １０１７ｃｍ’程
度の酸素イオンを注入すると、注入電圧が高いため、酸
素イオンは内部に拡散し基板の表面はシリコンの結晶性
を維持したままで内部に酸化膜層（Ｓ ｉｏ ２ ）
３１が形成される。更にこの表面にｐ＋埋め込み層１３
を形成したのち、前記同様ｎシリコンエピ層１４を厚さ
５μ程度に形成する。
次に、ｎシリコンエビ層１４にリアクティブイオンエツ
チング法等の手段により幅１μ、深さ５μ位の溝３２ａ
を形成することにより、ｎシリコンエピ層１４を単位素
子の大きさに分割したのち、酸化法によってこの溝３２
ａを酸化するとこの溝３２ａは酸化物の成長により埋ま
り、絶縁領域３２を形成することが出来る。
チング法等の手段により幅１μ、深さ５μ位の溝３２ａ
を形成することにより、ｎシリコンエピ層１４を単位素
子の大きさに分割したのち、酸化法によってこの溝３２
ａを酸化するとこの溝３２ａは酸化物の成長により埋ま
り、絶縁領域３２を形成することが出来る。
この絶縁領域３２に囲まれたｎシリコンエピ層１４に、
前記同様、コレクタ用ｐ領域１６、ベース用ｎ領域１７
及びエミッタ用ｐ領域１８及び絶縁膜１９を介して電極
配線２０を設けることにより、本発明のバイポーラ集積
回路３０が得られる。
前記同様、コレクタ用ｐ領域１６、ベース用ｎ領域１７
及びエミッタ用ｐ領域１８及び絶縁膜１９を介して電極
配線２０を設けることにより、本発明のバイポーラ集積
回路３０が得られる。
上述の様に、本発明のバイポーラ集積回路３０によれば
基板１１とバイポーラトランジスタを分離するためのｎ
＋埋め込み層は不要となるため、コレクタ抵抗は低くな
り、飽和電圧も低くなるからバイポーラ集積回路の増幅
特性は改良することが出来る。
基板１１とバイポーラトランジスタを分離するためのｎ
＋埋め込み層は不要となるため、コレクタ抵抗は低くな
り、飽和電圧も低くなるからバイポーラ集積回路の増幅
特性は改良することが出来る。
上記の例では、ＰＮＰバイポーラトランジスタの例で説
明したが、ＮＰＮバイポーラトランジスタの場合でも原
理的に同様な構成と効果か得られるが、重複をさけるた
め説明は省略する。
明したが、ＮＰＮバイポーラトランジスタの場合でも原
理的に同様な構成と効果か得られるが、重複をさけるた
め説明は省略する。
（発明の効果）
上述の様に本発明によれば基板に少なくともバイポーラ
トランジスタを複数個形成してなるバイポーラ集積回路
において、前記トランジスタ間の分離及びトランジスタ
と基板との分離を酸化膜層によって行ったため、ｎ＋埋
め込み層が不要となり、コレクタ抵抗の値を低くするこ
とが出来る結果、飽和電圧も低くなり、優れた増幅特性
を有するバイポーラ集積回路の提供を可能とする。
トランジスタを複数個形成してなるバイポーラ集積回路
において、前記トランジスタ間の分離及びトランジスタ
と基板との分離を酸化膜層によって行ったため、ｎ＋埋
め込み層が不要となり、コレクタ抵抗の値を低くするこ
とが出来る結果、飽和電圧も低くなり、優れた増幅特性
を有するバイポーラ集積回路の提供を可能とする。
第１図は本発明になるバイポーラ集積回路の一実施例の
一部断面図、第２図は従来のバイポーラ集積回路におけ
るＰＮＰ トランジスタ部を示す一部断面図である。 １１・・・基板、１３・・・ｐ＋埋め込み層、１４・・
・ｎシリコンエビ層、１６・・・コレクタ用ｐ領域、１
７・・・ベース用ｎ領域、１８・・・エミッタ用ｐ領域
、１９・・・絶縁層、２０・・電極配線、３０・・・バ
イポーラ集積回路、３１・・・基板絶縁層、３２・・・
絶縁領域。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 ７１図 埴２ｍ
一部断面図、第２図は従来のバイポーラ集積回路におけ
るＰＮＰ トランジスタ部を示す一部断面図である。 １１・・・基板、１３・・・ｐ＋埋め込み層、１４・・
・ｎシリコンエビ層、１６・・・コレクタ用ｐ領域、１
７・・・ベース用ｎ領域、１８・・・エミッタ用ｐ領域
、１９・・・絶縁層、２０・・電極配線、３０・・・バ
イポーラ集積回路、３１・・・基板絶縁層、３２・・・
絶縁領域。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 ７１図 埴２ｍ
Claims (1)
- 基板に少なくともバイポーラトランジスタを複数個形成
してなるバイポーラ集積回路において、前記トランジス
タ間の分離及びトランジスタと基板との分離を酸化膜層
によって行ったことを特徴とするバイポーラ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23330188A JPH0281438A (ja) | 1988-09-16 | 1988-09-16 | バイポーラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23330188A JPH0281438A (ja) | 1988-09-16 | 1988-09-16 | バイポーラ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281438A true JPH0281438A (ja) | 1990-03-22 |
Family
ID=16952968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23330188A Pending JPH0281438A (ja) | 1988-09-16 | 1988-09-16 | バイポーラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272970A (ja) * | 1985-05-29 | 1986-12-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63174368A (ja) * | 1987-01-13 | 1988-07-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-16 JP JP23330188A patent/JPH0281438A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272970A (ja) * | 1985-05-29 | 1986-12-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63174368A (ja) * | 1987-01-13 | 1988-07-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
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