JPS61272970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61272970A JPS61272970A JP11406785A JP11406785A JPS61272970A JP S61272970 A JPS61272970 A JP S61272970A JP 11406785 A JP11406785 A JP 11406785A JP 11406785 A JP11406785 A JP 11406785A JP S61272970 A JPS61272970 A JP S61272970A
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- Japan
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- substrate
- insulating layer
- atomic arrangement
- ion implantation
- implanted
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に埋込みの絶
縁層を有するＩＣ，ＬＳＩの製造方法に関する。
縁層を有するＩＣ，ＬＳＩの製造方法に関する。
従来の装置はアイ・イー・イー・イー、ＥＤＬ−５，Ｎ
（１７１９８４年“埋込みシリコン窒化膜上のバイポー
ラトランジスタ” （ＩＥ” 、 ＥＤＬ −５、Ｎα
７１９８４“Ｖｅｒｔｉｃａｌ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒ ｏｎ ＢｕｒｉｅｄＳｉｌｉｃｏｎ
Ｎ１ｔｒｉｄｅ Ｌａｙｅｒ”）に記載のように、絶
縁層形成に寄与する不純物を基板にイオン打込みしてい
るが、不純物の注入方向等については特に考慮されてお
らず、基板表面でのダメージや注入不純物の深さ方向の
分布については配慮されていなかった。
（１７１９８４年“埋込みシリコン窒化膜上のバイポー
ラトランジスタ” （ＩＥ” 、 ＥＤＬ −５、Ｎα
７１９８４“Ｖｅｒｔｉｃａｌ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒ ｏｎ ＢｕｒｉｅｄＳｉｌｉｃｏｎ
Ｎ１ｔｒｉｄｅ Ｌａｙｅｒ”）に記載のように、絶
縁層形成に寄与する不純物を基板にイオン打込みしてい
るが、不純物の注入方向等については特に考慮されてお
らず、基板表面でのダメージや注入不純物の深さ方向の
分布については配慮されていなかった。
本発明の目的は、絶縁膜形成に寄与する不純物をイオン
打込法により注入し基板内部に埋込みの絶縁層を形成す
る方法を提供することにある。
打込法により注入し基板内部に埋込みの絶縁層を形成す
る方法を提供することにある。
上記目的を達成するために、本発明では半導体基板の結
晶軸方向の原子配列のすき間に、絶縁膜形成のための不
純物をイオン注入して、基板表面近傍のダメージを小さ
くしてかつ深い位置まで厚く絶縁層を形成し、基板容量
の低減を可能とする。
晶軸方向の原子配列のすき間に、絶縁膜形成のための不
純物をイオン注入して、基板表面近傍のダメージを小さ
くしてかつ深い位置まで厚く絶縁層を形成し、基板容量
の低減を可能とする。
以下、実施例の構成および原理について説明する。第１
図はシリコンの＜１１０＞基板を表面から見た時の原子
配列を示したもので、この図からも理解できるようにこ
の方向から結晶を見ると原子配列のすき間が大きい。そ
れ故第２図に示すようなイオン軌道３を描きイオンが深
い位置まで注入される。その結果、第３図の不純物分布
の曲線４となる。この結果は、結晶軸方向を８°傾けて
イオン注入した場合の不純物分布曲線５に比べて投影飛
程が長くかつ不純物濃度の高い領域が幅広く形成されて
いることを示す、さらに１本発明のイオン注入によれば
、イオン打込エネルギーの損失機構が電子阻止によるた
め原子配列をあまり乱さず結晶のダメージも少ない、ま
た１本方法では打込エネルギーを高くしなくとも投影飛
程は長くできるため、低エネルギーの打込みが可能で、
その点においても結晶へのダメージを抑えることができ
る。
図はシリコンの＜１１０＞基板を表面から見た時の原子
配列を示したもので、この図からも理解できるようにこ
の方向から結晶を見ると原子配列のすき間が大きい。そ
れ故第２図に示すようなイオン軌道３を描きイオンが深
い位置まで注入される。その結果、第３図の不純物分布
の曲線４となる。この結果は、結晶軸方向を８°傾けて
イオン注入した場合の不純物分布曲線５に比べて投影飛
程が長くかつ不純物濃度の高い領域が幅広く形成されて
いることを示す、さらに１本発明のイオン注入によれば
、イオン打込エネルギーの損失機構が電子阻止によるた
め原子配列をあまり乱さず結晶のダメージも少ない、ま
た１本方法では打込エネルギーを高くしなくとも投影飛
程は長くできるため、低エネルギーの打込みが可能で、
その点においても結晶へのダメージを抑えることができ
る。
第４図は本発明により埋込絶縁層を形成する工程を示し
たものである。第４図（ａ）は絶縁膜形成に寄与する不
純物、ここでは０°、Ｎｏをイオン打込により注入して
いる工程の断面図で、基板はｎｐｎ トランジスタのコ
レクタ抵抗を小さくするために高濃度のｎ′″基板６を
用いている。この図に示すようにイオン打込により基板
表面より０．２〜０．３ μｍ程度の深さからイオン
注入層７ができ、その後ｐ熱工程により第４図（ｂ）中
の絶縁層９が形成される０表面には、ｎ０型の薄い結晶
層８が残っており、その後のエピタキシャル層１０成長
の種となる。第４図（ｃ）にエピタキシャル層成長後の
断面図を示した。
たものである。第４図（ａ）は絶縁膜形成に寄与する不
純物、ここでは０°、Ｎｏをイオン打込により注入して
いる工程の断面図で、基板はｎｐｎ トランジスタのコ
レクタ抵抗を小さくするために高濃度のｎ′″基板６を
用いている。この図に示すようにイオン打込により基板
表面より０．２〜０．３ μｍ程度の深さからイオン
注入層７ができ、その後ｐ熱工程により第４図（ｂ）中
の絶縁層９が形成される０表面には、ｎ０型の薄い結晶
層８が残っており、その後のエピタキシャル層１０成長
の種となる。第４図（ｃ）にエピタキシャル層成長後の
断面図を示した。
以上のように原子配列のすき間を利用したイオン注入に
より、基板内部に絶縁層が形成でき、さらに基板表面の
ダメージが小さいためその上部にエピタキシャル層を設
けることが可能である。また、イオン注入層の厚さが大
きいため形成される絶縁層が厚く、ｎ０層８と絶縁層９
とｎ０基板５で構成されるＭＯ８容量は極めて小さくで
きる。
より、基板内部に絶縁層が形成でき、さらに基板表面の
ダメージが小さいためその上部にエピタキシャル層を設
けることが可能である。また、イオン注入層の厚さが大
きいため形成される絶縁層が厚く、ｎ０層８と絶縁層９
とｎ０基板５で構成されるＭＯ８容量は極めて小さくで
きる。
第５図は本発明により形成した絶縁層を用いて構成した
ｎｐｎトランジスタの断面構造を示したものである。第
５図（ａ）は絶縁層９に達する深さまで溝１００を設け
て素子間の分離を行なった例である。第５図（ｂ）は第
５図（ａ）の溝１００の代わりに絶縁層９に達する絶縁
膜３０により素子間分離を行なった例である。また、第
５図（ｃ）は特願昭５８−３５８１５号に記載のｎｐｎ
トランジスタに応用した例で、ベース拡散層の取出しに
用いたポリシリコン５５の下には絶縁膜４０があるため
寄生のベース−コレクタ容量が小さく、かつ本発明の埋
込絶縁層により基板容量もほとんどないため、はぼ理想
的なトランジスタ構造を得ることが可能となる。
ｎｐｎトランジスタの断面構造を示したものである。第
５図（ａ）は絶縁層９に達する深さまで溝１００を設け
て素子間の分離を行なった例である。第５図（ｂ）は第
５図（ａ）の溝１００の代わりに絶縁層９に達する絶縁
膜３０により素子間分離を行なった例である。また、第
５図（ｃ）は特願昭５８−３５８１５号に記載のｎｐｎ
トランジスタに応用した例で、ベース拡散層の取出しに
用いたポリシリコン５５の下には絶縁膜４０があるため
寄生のベース−コレクタ容量が小さく、かつ本発明の埋
込絶縁層により基板容量もほとんどないため、はぼ理想
的なトランジスタ構造を得ることが可能となる。
以上述べたように深く、ダメージの少ないイオン注入に
より形成された厚い埋込絶縁層により基板容量をほとん
ど削除することが可能であるが、その上にα線照射によ
る素子の動作エラーも防止できる。すなわち、α線照射
により発生した電荷はそのほとんどが埋込絶縁膜下に存
在するため、絶縁層がシールドの役をはたし、コレクタ
電位の変動等による動作エラーが防止できる。
より形成された厚い埋込絶縁層により基板容量をほとん
ど削除することが可能であるが、その上にα線照射によ
る素子の動作エラーも防止できる。すなわち、α線照射
により発生した電荷はそのほとんどが埋込絶縁膜下に存
在するため、絶縁層がシールドの役をはたし、コレクタ
電位の変動等による動作エラーが防止できる。
本発明によれば、絶ａ層形成に寄与する不純物の注入が
比較的低い打込エネルギーでも可能で、しかも深く厚い
埋込絶縁層の形成が表面の結晶ダメージが少ない状態で
可能となる。本発明により形成された埋込絶縁層を用い
れば基板容量のない高速の半導体装置が実現できる。さ
らに耐α線素子に用いてもその効果は大きい。
比較的低い打込エネルギーでも可能で、しかも深く厚い
埋込絶縁層の形成が表面の結晶ダメージが少ない状態で
可能となる。本発明により形成された埋込絶縁層を用い
れば基板容量のない高速の半導体装置が実現できる。さ
らに耐α線素子に用いてもその効果は大きい。
第１図はシリコンの＜１１０＞面を表面がら見た時の原
子配列を示す模型図、第２図は半導体基体中のイオン軌
道を示す図、第３図はイオン打込法により注入したリン
の不純物分布図、第４図は埋込絶縁層の形成工程図、第
５図は本発明により形成された埋込絶縁層を用いたｎｐ
ｎトランジスタの断面図である。 １・・・基板の原子、２・・・原子の結合手、３・・・
イオン軌道、４，５・・・イオンの分布曲線、６・・・
半導体基板、７・・・イオン注入層、８・・・表面に残
った半導体層、９・・・埋込絶縁層、１０・・・エピタ
キシャル層、１１・・・コレクタの深いｎ０拡散層、２
０・・・ベースのＰ００拡散、２１・・・エミッタのｎ
＋拡散層。 ２２・・・コレクタのｎ０拡散層、２３・・・外部ベー
ス（７）ｐ”拡散層、３０，４０．５０−・・絶縁膜、
５５・・・ポリ・シリコン、２４・・・真性ベースのｐ
拡散層。 １００・・・溝。 第 ｊ 回 ￥Ｊｚ図 １１ ＠ １１１１ １１１１ １１／／Ｉ ３
図 ￥ ４ 図 冨５図
子配列を示す模型図、第２図は半導体基体中のイオン軌
道を示す図、第３図はイオン打込法により注入したリン
の不純物分布図、第４図は埋込絶縁層の形成工程図、第
５図は本発明により形成された埋込絶縁層を用いたｎｐ
ｎトランジスタの断面図である。 １・・・基板の原子、２・・・原子の結合手、３・・・
イオン軌道、４，５・・・イオンの分布曲線、６・・・
半導体基板、７・・・イオン注入層、８・・・表面に残
った半導体層、９・・・埋込絶縁層、１０・・・エピタ
キシャル層、１１・・・コレクタの深いｎ０拡散層、２
０・・・ベースのＰ００拡散、２１・・・エミッタのｎ
＋拡散層。 ２２・・・コレクタのｎ０拡散層、２３・・・外部ベー
ス（７）ｐ”拡散層、３０，４０．５０−・・絶縁膜、
５５・・・ポリ・シリコン、２４・・・真性ベースのｐ
拡散層。 １００・・・溝。 第 ｊ 回 ￥Ｊｚ図 １１ ＠ １１１１ １１１１ １１／／Ｉ ３
図 ￥ ４ 図 冨５図
Claims (1)
- 半導体基板に、絶縁膜形成に寄与する不純物をイオン打
込法により注入して該基板中に埋込みの絶縁層を形成す
る工程において、該基板の結晶軸方向の原子配列のすき
間にイオン注入することにより該基板表面近傍のダメー
ジが小さく該不純物濃度の高い領域を深くかつ厚く形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11406785A JPS61272970A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11406785A JPS61272970A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61272970A true JPS61272970A (ja) | 1986-12-03 |
Family
ID=14628199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11406785A Pending JPS61272970A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61272970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233522A (ja) * | 1987-03-23 | 1988-09-29 | Agency Of Ind Science & Technol | チヤネリングイオン注入法 |
| JPS63233523A (ja) * | 1987-03-23 | 1988-09-29 | Agency Of Ind Science & Technol | チヤネリングイオン注入法 |
| JPH0281438A (ja) * | 1988-09-16 | 1990-03-22 | Victor Co Of Japan Ltd | バイポーラ集積回路 |
-
1985
- 1985-05-29 JP JP11406785A patent/JPS61272970A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233522A (ja) * | 1987-03-23 | 1988-09-29 | Agency Of Ind Science & Technol | チヤネリングイオン注入法 |
| JPS63233523A (ja) * | 1987-03-23 | 1988-09-29 | Agency Of Ind Science & Technol | チヤネリングイオン注入法 |
| JPH0281438A (ja) * | 1988-09-16 | 1990-03-22 | Victor Co Of Japan Ltd | バイポーラ集積回路 |
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