JPH03194963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03194963A JPH03194963A JP33392889A JP33392889A JPH03194963A JP H03194963 A JPH03194963 A JP H03194963A JP 33392889 A JP33392889 A JP 33392889A JP 33392889 A JP33392889 A JP 33392889A JP H03194963 A JPH03194963 A JP H03194963A
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型バイポーラトランジスタからなる半
導体装置、或いは相補型バイポーラトランジスタと相補
型ＭＯＳトランジスタとからなる半導体装置等を製造す
る半導体装置の製造方法に関する。
導体装置、或いは相補型バイポーラトランジスタと相補
型ＭＯＳトランジスタとからなる半導体装置等を製造す
る半導体装置の製造方法に関する。
第３図は従来の相補型バイポーラトランジスタと相補型
ＭＯ５）ランジスタとからなる半導体装置の製造方法を
示し、以下に各工程について説明する。
ＭＯ５）ランジスタとからなる半導体装置の製造方法を
示し、以下に各工程について説明する。
まず、第３図（ａ）に示すように、第１導電型であるＰ
型の半導体基板１の表面のＰＮＰ型及びＮＰＮ型バイポ
ーラトランジスタ形成領域（以下それぞれＰＮＰ領域及
びＮＰＮ領域という）及びＰＭＯＳ）ランジスタ形成領
域（以下ＰＭＯ３領域という）に、選択的にイオン注入
されたのち熱処理され、第２導電型であるＮ型の高濃度
（Ｎ＋）埋込層２が形成され、その後同図（ｂ）に示す
ように、基板ｌの表面のＮＭＯ５）ランジスタ形成領域
（ＮＭＯＳ領域という）及び分離領域にＰ＋埋込層３が
形成されるとともに、ＰＮＰ領域のＮ＋埋込層２中にＰ
＋埋込層４が形成される。
型の半導体基板１の表面のＰＮＰ型及びＮＰＮ型バイポ
ーラトランジスタ形成領域（以下それぞれＰＮＰ領域及
びＮＰＮ領域という）及びＰＭＯＳ）ランジスタ形成領
域（以下ＰＭＯ３領域という）に、選択的にイオン注入
されたのち熱処理され、第２導電型であるＮ型の高濃度
（Ｎ＋）埋込層２が形成され、その後同図（ｂ）に示す
ように、基板ｌの表面のＮＭＯ５）ランジスタ形成領域
（ＮＭＯＳ領域という）及び分離領域にＰ＋埋込層３が
形成されるとともに、ＰＮＰ領域のＮ＋埋込層２中にＰ
＋埋込層４が形成される。
つぎに、第３図（Ｃ）に示すように、各埋込層２゜３．
４を覆うように基板ｌ上にＮ型のエピタキシャル成長層
５が形成され、この成長層５のＰＭＯ８領域に選択的に
イオン注入されたのち熱処理され、Ｎウェル６が形成さ
れるとともに、成長層５のＮＭＯ３領域、ＰＮＰ領域及
び分離領域に、Ｎウェル６と同様にしてＰウェル７ ａ
ｒ ７ ｂ ＋ ７ ｃがそれぞれ形成される。
４を覆うように基板ｌ上にＮ型のエピタキシャル成長層
５が形成され、この成長層５のＰＭＯ８領域に選択的に
イオン注入されたのち熱処理され、Ｎウェル６が形成さ
れるとともに、成長層５のＮＭＯ３領域、ＰＮＰ領域及
び分離領域に、Ｎウェル６と同様にしてＰウェル７ ａ
ｒ ７ ｂ ＋ ７ ｃがそれぞれ形成される。
このとき、エピタキシャル成長層５及びＮ、 Ｐつｘ
／Ｉ／ ６ 、 ７ ａ−７ｃの形成時の熱処理によ
り、各埋込層２，３．４の不純物が上層のエピタキシャ
ル成長層５側に拡散し、第３図（Ｃ）に示すように各埋
込層２，３．４の表面位置は基板１の表面よりも浮き上
がる。
／Ｉ／ ６ 、 ７ ａ−７ｃの形成時の熱処理によ
り、各埋込層２，３．４の不純物が上層のエピタキシャ
ル成長層５側に拡散し、第３図（Ｃ）に示すように各埋
込層２，３．４の表面位置は基板１の表面よりも浮き上
がる。
また、ＰＮＰ領域のＰウェル７ｂはコレクタ領域に相当
し、このコレクタ領域はＰウェル７ｂと下層のＰ＋埋込
層４の上下拡散によって形成される。
し、このコレクタ領域はＰウェル７ｂと下層のＰ＋埋込
層４の上下拡散によって形成される。
その後、第３図（ｄ）に示すように、所定の位置に分離
酸化膜８が形成され、同図（ｅ）に示すように、ＮＰＮ
領域のエピタキシャル成長層５に、コレクタ電極として
Ｎ 拡散層９が形成されるとともに、ベース領域となる
Ｐ拡散層１０及びこのＰ拡散層１０中にエミッタ領域と
なるＮ＋拡散層１１が形成され、Ｐ拡散層１０中にベー
ス電極としてＰ＋拡散層１２が形成され、ＮＰＮ型バイ
ポーラトランジスタが形成される。
酸化膜８が形成され、同図（ｅ）に示すように、ＮＰＮ
領域のエピタキシャル成長層５に、コレクタ電極として
Ｎ 拡散層９が形成されるとともに、ベース領域となる
Ｐ拡散層１０及びこのＰ拡散層１０中にエミッタ領域と
なるＮ＋拡散層１１が形成され、Ｐ拡散層１０中にベー
ス電極としてＰ＋拡散層１２が形成され、ＮＰＮ型バイ
ポーラトランジスタが形成される。
さらに、第３図（ｅ）に示すように、ＰＮＰ領域のコレ
クタ領域であるＰウェル７ｂに、ベース領域となるＮ拡
散層１３及びこのＮ拡散層１３中にエミッタ領域となる
Ｐ＋拡散層１４が形成されるとともに、Ｎ拡散層１３中
及びＰウェル７ｂ中にそれぞれベース電極としてのＮ＋
拡散層１５及びコレクタ電極としてのＰ 拡散層１６が
形成され、ＰＮＰ型バイポーラトランジスタが形成され
る。
クタ領域であるＰウェル７ｂに、ベース領域となるＮ拡
散層１３及びこのＮ拡散層１３中にエミッタ領域となる
Ｐ＋拡散層１４が形成されるとともに、Ｎ拡散層１３中
及びＰウェル７ｂ中にそれぞれベース電極としてのＮ＋
拡散層１５及びコレクタ電極としてのＰ 拡散層１６が
形成され、ＰＮＰ型バイポーラトランジスタが形成され
る。
また、第３図（ｅ）にすように、ＮＭＯ３領域のＰウェ
ル７ａ及びＰＭＯ３領域のＮウェル６の表面にそれぞれ
ゲート酸化膜１７を介してゲート電極１８が形成され、
Ｐウェル７ａのゲート電極１８の両側にソース・ドレイ
ン領域となるＮ 拡散層１９が形成されてＮＭＯＳトラ
ンジスタが形成されるとともに、Ｎウェル６のゲート電
極１８の両側にソース・ドレイン領域となるＰ＋拡散層
２０が形成されてＰＭＯ３）ランジスタが形成される。
ル７ａ及びＰＭＯ３領域のＮウェル６の表面にそれぞれ
ゲート酸化膜１７を介してゲート電極１８が形成され、
Ｐウェル７ａのゲート電極１８の両側にソース・ドレイ
ン領域となるＮ 拡散層１９が形成されてＮＭＯＳトラ
ンジスタが形成されるとともに、Ｎウェル６のゲート電
極１８の両側にソース・ドレイン領域となるＰ＋拡散層
２０が形成されてＰＭＯ３）ランジスタが形成される。
このとき、ＮＰＮ型バイポーラトランジスタのベース電
極としてのＰ＋拡散層１２と、ＰＮＰ型バイポーラトラ
ンジスタのコレクタ電極としてのＰ 拡散層１６と、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域としてのＰ
拡散層２０が同一工程で同時に形成され、同様に、Ｐ
ＮＰ型バイポーラトランジスタのベース電極としてのＮ
拡散層１５と、ＮＭＯＳトランジスタのソース・ドレ
イン領域としてのＮ＋拡散層１５が同一工程で同時に形
成される。
極としてのＰ＋拡散層１２と、ＰＮＰ型バイポーラトラ
ンジスタのコレクタ電極としてのＰ 拡散層１６と、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域としてのＰ
拡散層２０が同一工程で同時に形成され、同様に、Ｐ
ＮＰ型バイポーラトランジスタのベース電極としてのＮ
拡散層１５と、ＮＭＯＳトランジスタのソース・ドレ
イン領域としてのＮ＋拡散層１５が同一工程で同時に形
成される。
従来の場合、ＰＮＰ型バイポーラトランジスタのコレク
タ抵抗を低減するためにＰ＋埋込層４が形成され、基板
１とコレクタ領域であるＰウェル７ｂとを分離するため
にＮ＋埋込層２が形成されており、前述したように、エ
ピタキシャル成長層５及びＰウェル７ｂの形成時の熱処
理により、Ｎ”、Ｐ＋埋込層２，４の不純物が上層のエ
ピタキシャル成長層５側に拡散し、この拡散及びエピタ
キシャル成長層５の形成中のオートドーピングにより、
最終的に基板１の表面より浮き上がったＮ 、Ｐ
埋込層２，４が同時に形成されるが、Ｎ 、Ｐ 拡
散層２，４の同時形成プロセスを精度よく制御すること
は非常に困難であり、これらの埋込層２．４を制御性よ
く形成することができないという問題点があった。
タ抵抗を低減するためにＰ＋埋込層４が形成され、基板
１とコレクタ領域であるＰウェル７ｂとを分離するため
にＮ＋埋込層２が形成されており、前述したように、エ
ピタキシャル成長層５及びＰウェル７ｂの形成時の熱処
理により、Ｎ”、Ｐ＋埋込層２，４の不純物が上層のエ
ピタキシャル成長層５側に拡散し、この拡散及びエピタ
キシャル成長層５の形成中のオートドーピングにより、
最終的に基板１の表面より浮き上がったＮ 、Ｐ
埋込層２，４が同時に形成されるが、Ｎ 、Ｐ 拡
散層２，４の同時形成プロセスを精度よく制御すること
は非常に困難であり、これらの埋込層２．４を制御性よ
く形成することができないという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、コレクタ抵抗を低減するための高濃度層及
び基板、コレクタ領域間の分離のための埋込層を、制御
性よく形成できるようにすることを目的とする。
れたもので、コレクタ抵抗を低減するための高濃度層及
び基板、コレクタ領域間の分離のための埋込層を、制御
性よく形成できるようにすることを目的とする。
この発明に係る半導体装置の製造方法は、第１導電型の
半導体基板に第１導電型のコレクタ領域を有するバイポ
ーラトランジスタを備えた半導体装置の製造方法におい
て、前記基板上に第２導電型の高濃度の埋込層を形成す
る工程と、前記基板上及び前記埋込層上に第２導電型の
低濃度の単結晶層を形成する工程と、前記埋込層上の前
記単結晶層に第１導電型のコレクタ領域を形成する工程
と、イオン注入により前記コレクタ領域の前記埋込層付
近にコレクタ抵抗低減用の第１導電型の高濃度層を形成
する工程とを含むことを特徴としている。
半導体基板に第１導電型のコレクタ領域を有するバイポ
ーラトランジスタを備えた半導体装置の製造方法におい
て、前記基板上に第２導電型の高濃度の埋込層を形成す
る工程と、前記基板上及び前記埋込層上に第２導電型の
低濃度の単結晶層を形成する工程と、前記埋込層上の前
記単結晶層に第１導電型のコレクタ領域を形成する工程
と、イオン注入により前記コレクタ領域の前記埋込層付
近にコレクタ抵抗低減用の第１導電型の高濃度層を形成
する工程とを含むことを特徴としている。
この発明においては、高濃度の埋込層上に形成された単
結晶層にコレクタ領域が形成され、このコレクタ領域の
埋込層付近に、イオン注入によりコレクタ抵抗低減用の
高濃度層が形成されるため、埋込層と高濃度層の形成が
それぞれ別工程で行われ、埋込層及び高濃度層が制御性
よく形成される。
結晶層にコレクタ領域が形成され、このコレクタ領域の
埋込層付近に、イオン注入によりコレクタ抵抗低減用の
高濃度層が形成されるため、埋込層と高濃度層の形成が
それぞれ別工程で行われ、埋込層及び高濃度層が制御性
よく形成される。
第１図はこの発明の半導体装置の製造方法の一実施例を
示し、以下に各工程について説明する。
示し、以下に各工程について説明する。
まず、第１図（ａ）に示すように、従来と同様にして、
Ｐ型半導体基板２１の表面のＰＮＰ領域。
Ｐ型半導体基板２１の表面のＰＮＰ領域。
ＮＰＮ領域及びＰＭＯＳ領域にＮ 埋込層２２が形成さ
れるとともに、基板２１の表面のＮＭＯ５領域及び分離
領域にＰ＋埋込層２３が形成されたのち、同図（ｂ）に
示すように、各埋込層２２，２３を覆うように基板２１
上にＮ型の単結晶層としてのエピタキシャル成長層２４
が形成される。
れるとともに、基板２１の表面のＮＭＯ５領域及び分離
領域にＰ＋埋込層２３が形成されたのち、同図（ｂ）に
示すように、各埋込層２２，２３を覆うように基板２１
上にＮ型の単結晶層としてのエピタキシャル成長層２４
が形成される。
つぎに、第１図（ｅ）に示すように、従来と同様にして
、成長層２４のＰＭＯ８領域にＮウェル２５が形成され
るとともに、成長層２４のＮＭＯＳ領域、ＰＮＰ領域及
び分離領域にそれぞれＰウェル２６ａ、２６ｂ、２６ｃ
が形成されたのち、所定の位置に分離酸化膜２７が形成
される。
、成長層２４のＰＭＯ８領域にＮウェル２５が形成され
るとともに、成長層２４のＮＭＯＳ領域、ＰＮＰ領域及
び分離領域にそれぞれＰウェル２６ａ、２６ｂ、２６ｃ
が形成されたのち、所定の位置に分離酸化膜２７が形成
される。
このとき、ＰＮＰ領域のＰウェル２６ｂがＰＮＰ型バイ
ポーラトランジスタのコレクタ領域に相当する。
ポーラトランジスタのコレクタ領域に相当する。
その後第１図（ｄ）に示すように、成長層２４゜各ウェ
ル２５．２６ａ〜２６ｃ及び分離酸化膜２７の上面のＰ
ＮＰ領域以外にレジスト膜２８が形成され、このように
ＰＮＰ領域が開口したレジスト膜２８をマスクとして、
例えば２００ＫｅＶ〜Ｉ Ｍ ｅ Ｖの高エネルギで酸
化膜２７越しにボロン（Ｂ）イオンがＰＮＰ領域のＰウ
ェル２６ｂに注入され、Ｐウェル２６ｂのＮ＋埋込層付
近に第１導電型の高濃度層としてのＰ＋層２９が形成さ
れる。
ル２５．２６ａ〜２６ｃ及び分離酸化膜２７の上面のＰ
ＮＰ領域以外にレジスト膜２８が形成され、このように
ＰＮＰ領域が開口したレジスト膜２８をマスクとして、
例えば２００ＫｅＶ〜Ｉ Ｍ ｅ Ｖの高エネルギで酸
化膜２７越しにボロン（Ｂ）イオンがＰＮＰ領域のＰウ
ェル２６ｂに注入され、Ｐウェル２６ｂのＮ＋埋込層付
近に第１導電型の高濃度層としてのＰ＋層２９が形成さ
れる。
そして、第１図（ｅ）に示すように、ＮＰＮ領域のエピ
タキシャル成長層２４に、コレクタ電極としてＮ＋拡散
層３０が形成されるとともに、ベース領域となるＰ拡散
層３１及びこのＰ拡散層３１中にエミッタ領域となるＮ
＋拡散層３２が形成され、Ｐ拡散層３１中にベース電極
としてＰ＋拡散層３３が形成され、ＮＰＮ型バイポーラ
トランジスタが形成する。
タキシャル成長層２４に、コレクタ電極としてＮ＋拡散
層３０が形成されるとともに、ベース領域となるＰ拡散
層３１及びこのＰ拡散層３１中にエミッタ領域となるＮ
＋拡散層３２が形成され、Ｐ拡散層３１中にベース電極
としてＰ＋拡散層３３が形成され、ＮＰＮ型バイポーラ
トランジスタが形成する。
さらに、第１図（ｅ）に示すように、ＰＮＰ領域のＰウ
ェル２６ｂに、ベース領域となるＮ拡散層３４及びこの
Ｎ拡散層３４中にエミッタ領域となるＰ＋拡散層３５が
形成されさるとともに、Ｎ拡散層３４及びＰウェル２６
ｂ中にそれぞれベース電極としてのＮ＋拡散層３６及び
コレクタ電極としてのＰ＋拡散層３７が形成され、ＰＮ
Ｐ型バイポーラトランジスタが形成される。
ェル２６ｂに、ベース領域となるＮ拡散層３４及びこの
Ｎ拡散層３４中にエミッタ領域となるＰ＋拡散層３５が
形成されさるとともに、Ｎ拡散層３４及びＰウェル２６
ｂ中にそれぞれベース電極としてのＮ＋拡散層３６及び
コレクタ電極としてのＰ＋拡散層３７が形成され、ＰＮ
Ｐ型バイポーラトランジスタが形成される。
また、第１図（ｅ）に示すように、ＮＭＯ３領域のＰウ
ェル２６ａ及びＰＭＯ３領域のＮウェル２５の表面にそ
れぞれゲート酸化膜３８を介してゲート電極３９が形成
され、Ｐウェル２６ａのゲート電極３９の両側にソース
・ドレイン領域となるＮ＋拡散層４０が形成されてＮＭ
ＯＳトランジスタが形成されるとともに、Ｎウェル２５
のゲート電極３９の両側にソース・ドレイン領域となる
Ｐ＋拡散層４１が形成されてＰＭＯ３）ランジスタが形
成される。
ェル２６ａ及びＰＭＯ３領域のＮウェル２５の表面にそ
れぞれゲート酸化膜３８を介してゲート電極３９が形成
され、Ｐウェル２６ａのゲート電極３９の両側にソース
・ドレイン領域となるＮ＋拡散層４０が形成されてＮＭ
ＯＳトランジスタが形成されるとともに、Ｎウェル２５
のゲート電極３９の両側にソース・ドレイン領域となる
Ｐ＋拡散層４１が形成されてＰＭＯ３）ランジスタが形
成される。
このとき、従来と同様に、ＮＰＮ型バイポーラトランジ
スタのベース電極としてのＰ＋拡散層３３と、ＰＮＰ型
バイポーラトランジスタのコレクタ電極としてのＰ＋拡
散層３７と、ＰＭＯ３）ランジスタのソース・ドレイン
領域としてのＰ＋拡散層４１が同一工程で同時に形成さ
れ、同様に、ＰＮＰ型バイポーラトランジスタのベース
電極としてのＮ＋拡散層３６と、ＮＭＯＳ）ランジスタ
のソース・ドレイン領域としてのＮ 拡散層４０が同一
工程で同時に形成される。
スタのベース電極としてのＰ＋拡散層３３と、ＰＮＰ型
バイポーラトランジスタのコレクタ電極としてのＰ＋拡
散層３７と、ＰＭＯ３）ランジスタのソース・ドレイン
領域としてのＰ＋拡散層４１が同一工程で同時に形成さ
れ、同様に、ＰＮＰ型バイポーラトランジスタのベース
電極としてのＮ＋拡散層３６と、ＮＭＯＳ）ランジスタ
のソース・ドレイン領域としてのＮ 拡散層４０が同一
工程で同時に形成される。
従って、ＰＮＰ型バイポーラトランジスタのコレクタ領
域であるＰウェル２６ｂと基板２１とを分離するための
Ｎ＋埋込層２２の形成工程と、コレクタ抵抗を低減する
ためのＰ＋層２９を形成する工程とを、それぞれ独立の
工程にしたため、Ｎ＋埋込層２２及びＰ＋層２９を制御
性よく形成することができる。
域であるＰウェル２６ｂと基板２１とを分離するための
Ｎ＋埋込層２２の形成工程と、コレクタ抵抗を低減する
ためのＰ＋層２９を形成する工程とを、それぞれ独立の
工程にしたため、Ｎ＋埋込層２２及びＰ＋層２９を制御
性よく形成することができる。
第２図は他の実施例により得られた半導体装置の断面図
である。
である。
同図において、第１図と相違するのは、ＮＭＯＳ領域の
Ｐ 埋込層２３に代わり、基板２１の表面のＰＭＯ３領
域からＮＭＯ３領域にかけてＮ＋埋込層２２を形成し、
基板１の表面のＮＭＯ３領域とＰＮＰ領域との間にＰ＋
埋込層２３を形成し、ＮＭＯＳ領域のＮ＋埋込層２２上
にＰウェル２６ａを形成し、レジスト膜２８のようにＮ
ＰＮ領域だけでなく、ＮＭＯ３領域にも開口を有するレ
ジスト膜をマスクとして高エネルギのイオン注入を行う
ことによって、ＮＭＯ３領域のＰウェル２６ａのＮ 埋
込層２２付近にＰ＋層４２を形成したことである。
Ｐ 埋込層２３に代わり、基板２１の表面のＰＭＯ３領
域からＮＭＯ３領域にかけてＮ＋埋込層２２を形成し、
基板１の表面のＮＭＯ３領域とＰＮＰ領域との間にＰ＋
埋込層２３を形成し、ＮＭＯＳ領域のＮ＋埋込層２２上
にＰウェル２６ａを形成し、レジスト膜２８のようにＮ
ＰＮ領域だけでなく、ＮＭＯ３領域にも開口を有するレ
ジスト膜をマスクとして高エネルギのイオン注入を行う
ことによって、ＮＭＯ３領域のＰウェル２６ａのＮ 埋
込層２２付近にＰ＋層４２を形成したことである。
このようにＮＭＯＳ）ランジスタのＰウェル２６ａを、
逆導電型のＮ′″埋込層２２により基板２１と分離する
と、Ｐウェル２６ａの電位を基板２１の電位と独立に設
定することが可能になる。
逆導電型のＮ′″埋込層２２により基板２１と分離する
と、Ｐウェル２６ａの電位を基板２１の電位と独立に設
定することが可能になる。
このとき、Ｐ＋層４２がない場合、ＮＭＯＳトランジス
タのソース・ドレイン間にＮ＋埋込層２２を介したバス
が形成され、耐圧が低下する可能性があるが、Ｐ＋層４
２をＮ＋埋込層２２の付近に形成することによってソー
ス・ドレイン間の耐圧を向上することができる。
タのソース・ドレイン間にＮ＋埋込層２２を介したバス
が形成され、耐圧が低下する可能性があるが、Ｐ＋層４
２をＮ＋埋込層２２の付近に形成することによってソー
ス・ドレイン間の耐圧を向上することができる。
なお、第１図（ｄ）に示すように、レジスト膜２８のＰ
ＮＰ領域のみに開口を形成するのではなく、ＮＭＯＳ領
域及び分離領域の各Ｐウェル２６ａ。
ＮＰ領域のみに開口を形成するのではなく、ＮＭＯＳ領
域及び分離領域の各Ｐウェル２６ａ。
２６ｃの形成領域にも開口を同時に形成し、イオン注入
を行うようにしてもよく、この場合、各Ｐウェル２６ａ
、２６ｂ、２６ｃの形成用のマスクとイオン注入時のマ
スクとの併用が可能になる。
を行うようにしてもよく、この場合、各Ｐウェル２６ａ
、２６ｂ、２６ｃの形成用のマスクとイオン注入時のマ
スクとの併用が可能になる。
また、Ｐ＋層２９を形成するためのイオン注入は、分離
酸化膜２７の形成前に行ってもよいのは勿論である。
酸化膜２７の形成前に行ってもよいのは勿論である。
以上のように、この発明によれば、第２導電型の高濃度
の埋込層と第１導電型の高濃度層とをそれぞれ別工程で
独立に形成するため、埋込層及び高濃度層それぞれを制
御性よく形成することができ、特性の良好なバイポーラ
トランジスタを有する半導体装置を得ることができる。
の埋込層と第１導電型の高濃度層とをそれぞれ別工程で
独立に形成するため、埋込層及び高濃度層それぞれを制
御性よく形成することができ、特性の良好なバイポーラ
トランジスタを有する半導体装置を得ることができる。
第１図はこの発明の半導体装置の製造方法の一実施例の
各工程の断面図、第２図は他の実施例の各工程によって
得られた半導体装置の断面図、第３図は従来の半導体装
置の製造方法の各工程の断面図である。 図において、２１は半導体基板、２２はＮ 埋込層、２
４はエピタキシャル成長層、２６ｂはＰウェル、２９は
Ｐ 層である。 なお、各図中同一符号は同一または相当部分を示す。
各工程の断面図、第２図は他の実施例の各工程によって
得られた半導体装置の断面図、第３図は従来の半導体装
置の製造方法の各工程の断面図である。 図において、２１は半導体基板、２２はＮ 埋込層、２
４はエピタキシャル成長層、２６ｂはＰウェル、２９は
Ｐ 層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１導電型の半導体基板に第１導電型のコレクタ
領域を有するバイポーラトランジスタを備えた半導体装
置の製造方法において、 前記基板上に第２導電型の高濃度の埋込層を形成する工
程と、 前記基板上及び前記埋込層上に第２導電型の低濃度の単
結晶層を形成する工程と、 前記埋込層上の前記単結晶層に第１導電型のコレクタ領
域を形成する工程と、 イオン注入により前記コレクタ領域の前記埋込層付近に
コレクタ抵抗低減用の第１導電型の高濃度層を形成する
工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33392889A JPH03194963A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33392889A JPH03194963A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194963A true JPH03194963A (ja) | 1991-08-26 |
Family
ID=18271538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33392889A Pending JPH03194963A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539248A (ja) * | 2006-06-02 | 2009-11-12 | アギア システムズ インコーポレーテッド | バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126960A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Manufacture of semiconductor device |
| JPS62219554A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1989
- 1989-12-22 JP JP33392889A patent/JPH03194963A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126960A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Manufacture of semiconductor device |
| JPS62219554A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539248A (ja) * | 2006-06-02 | 2009-11-12 | アギア システムズ インコーポレーテッド | バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法 |
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