JPH04139766A - 縦型ｍｏｓ電界郊果トランジスタおよびその製造方法 - Google Patents
縦型ｍｏｓ電界郊果トランジスタおよびその製造方法Info
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- JPH04139766A JPH04139766A JP26149390A JP26149390A JPH04139766A JP H04139766 A JPH04139766 A JP H04139766A JP 26149390 A JP26149390 A JP 26149390A JP 26149390 A JP26149390 A JP 26149390A JP H04139766 A JPH04139766 A JP H04139766A
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 230000005669 field effect Effects 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract 6
- 239000010410 layer Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は保護ダイオードを備える縦型ＭＯＳ電界効果ト
ランジスタ（以下、縦型ＭＯＳＦＥＴと称する）に関し
、特にゲート耐圧の向上およびゲートリークの低減を図
った縦型ＭＯＳＦＥＴおよびその製造方法に関する。
ランジスタ（以下、縦型ＭＯＳＦＥＴと称する）に関し
、特にゲート耐圧の向上およびゲートリークの低減を図
った縦型ＭＯＳＦＥＴおよびその製造方法に関する。
従来の保護ダイオードを備える縦型ＭＯＳＦＥＴの一例
を、第４図に示す製造工程に従って説明する。
を、第４図に示す製造工程に従って説明する。
先ず、第４図（ａ）のように、Ｎ゛型半導体基板１上に
成長させたＮ−型半導体層２に酸化膜４を６０００λ〜
１００００人成長させ、フォトリソグラフィ技術を用い
て窓を開け、Ｐウェル領域３を形成する。その後、酸化
膜４を再度成長させ、その上に多結晶シリコン膜５を約
６０００人成長させる。
成長させたＮ−型半導体層２に酸化膜４を６０００λ〜
１００００人成長させ、フォトリソグラフィ技術を用い
て窓を開け、Ｐウェル領域３を形成する。その後、酸化
膜４を再度成長させ、その上に多結晶シリコン膜５を約
６０００人成長させる。
次いで、第４図（ｂ）のように、多結晶シリコン膜５を
フォトリソグラフィ技術を用いて所定の形状にし、８〜
１４Ｘ１０１３ｃ ｍ−２のドーズ量でＰ型不純物のイ
オン注入を行い、前記Ｎ−型半導体層２に素子部ＡのＰ
ベース部７を形成し、同時に保護ダイオード部Ｂの多結
晶シリコン膜５にベース部５′を形成する。
フォトリソグラフィ技術を用いて所定の形状にし、８〜
１４Ｘ１０１３ｃ ｍ−２のドーズ量でＰ型不純物のイ
オン注入を行い、前記Ｎ−型半導体層２に素子部ＡのＰ
ベース部７を形成し、同時に保護ダイオード部Ｂの多結
晶シリコン膜５にベース部５′を形成する。
次に、第４図（ｃ）のように、図示を省略したマスク材
を利用して保護ダイオード部ＢにＮ″領域９を、素子部
ＡにＮ″領域１０をそれぞれ形成し、さらに他のマスク
材を利用して素子部ＡにＰ。
を利用して保護ダイオード部ＢにＮ″領域９を、素子部
ＡにＮ″領域１０をそれぞれ形成し、さらに他のマスク
材を利用して素子部ＡにＰ。
領域１１を形成する。
その上で、第４図（ｅ）のように、眉間絶縁膜１２を５
０００〜１００００人成長させ、ソース電極１３および
ゲート電極１４を形成する。さらに、Ｎ゛型半導体基板
１の裏面にドレイン電極１５を形成する。
０００〜１００００人成長させ、ソース電極１３および
ゲート電極１４を形成する。さらに、Ｎ゛型半導体基板
１の裏面にドレイン電極１５を形成する。
このように構成された縦型ＭＯＳ Ｆ ＥＴの等価回路
を第５図に示す。この例では、多結晶シリコン膜５に３
段構成の保護ダイオードＤを形成し、この保護ダイオー
ドをゲート・ソース間に介挿してゲート保護を図ってい
る。
を第５図に示す。この例では、多結晶シリコン膜５に３
段構成の保護ダイオードＤを形成し、この保護ダイオー
ドをゲート・ソース間に介挿してゲート保護を図ってい
る。
［発明が解決しようとする課題］
このような構成の縦型ＭＯＳ Ｆ ＥＴでは、保護ダイ
オードの耐圧は保護ダイオードのベース部５′への不純
物濃度によって決定される。ところが、従来では保護ダ
イオードのベース部５′と素子部のＰベース部７に同時
に不純物注入を行っているため、両者の不純物濃度が等
しくなり、素子部のベース部の不純物注入量が制限を受
けると、これがそのまま保護ダイオードのベース部への
不純物注入量の制限となる。このため、昭和５７年度電
子通信学会総合全国大会２３７，２３８ ｒパワーＭＯ
ＳＦＥＴのゲート保護素子（１）（ＩＩ）Ｊに示すよう
に、３段の保護ダイオードでは、保護ダイオードの耐圧
が１段約７〜ＩＯＶのため、３段で２１〜３０Ｖとなり
、その耐圧は２５Ｖ程度に固定されることになり、保護
ダイオードの耐圧を自由に設定することができないとい
う問題がある。
オードの耐圧は保護ダイオードのベース部５′への不純
物濃度によって決定される。ところが、従来では保護ダ
イオードのベース部５′と素子部のＰベース部７に同時
に不純物注入を行っているため、両者の不純物濃度が等
しくなり、素子部のベース部の不純物注入量が制限を受
けると、これがそのまま保護ダイオードのベース部への
不純物注入量の制限となる。このため、昭和５７年度電
子通信学会総合全国大会２３７，２３８ ｒパワーＭＯ
ＳＦＥＴのゲート保護素子（１）（ＩＩ）Ｊに示すよう
に、３段の保護ダイオードでは、保護ダイオードの耐圧
が１段約７〜ＩＯＶのため、３段で２１〜３０Ｖとなり
、その耐圧は２５Ｖ程度に固定されることになり、保護
ダイオードの耐圧を自由に設定することができないとい
う問題がある。
また、保護ダイオードを多結晶シリコンで形成している
ため、結晶性が完全でなく、ゲートリークが大きいもの
となっている。この対策として、ダイオード段数を多く
すると、ダイオード耐圧が大きくなり、静電耐圧が低下
するという問題もある。
ため、結晶性が完全でなく、ゲートリークが大きいもの
となっている。この対策として、ダイオード段数を多く
すると、ダイオード耐圧が大きくなり、静電耐圧が低下
するという問題もある。
本発明の目的は、これらの問題を解消し、耐圧を自由に
設定することができるとともに、ゲートリークを改善し
た縦型ＭＯＳＦＥＴおよびその製造方法を提供すること
にある。
設定することができるとともに、ゲートリークを改善し
た縦型ＭＯＳＦＥＴおよびその製造方法を提供すること
にある。
本発明の縦型ＭＯ５ＦＥＴは、半導体基板に形成する素
子部のベース部と、半導体基板の絶縁膜上に設けた多結
晶シリコンで形成する保護ダイオードのベース部の各不
純物濃度を相違させている。
子部のベース部と、半導体基板の絶縁膜上に設けた多結
晶シリコンで形成する保護ダイオードのベース部の各不
純物濃度を相違させている。
また、本発明の縦型ＭＯＳＦＥＴの製造方法は、半導体
基板に不純物をイオン注入して素子部にベース部を形成
する工程と、半導体基板の絶縁膜上に形成した多結晶シ
リコン膜に不純物をイオン注入して保護ダイオードのベ
ース部を形成する工程を含み、素子部のベース部と保護
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うようにしている９ 〔作用〕 本発明によれば、素子部のベース部と、保護ダイオード
のベース部の各不純物濃度が相違するため、保護ダイオ
ードのベース部の不純物濃度を素子部のベース部の不純
物濃度とは独立して任意に設定でき、保護ダイオードの
耐圧を自由に設定することができる。
基板に不純物をイオン注入して素子部にベース部を形成
する工程と、半導体基板の絶縁膜上に形成した多結晶シ
リコン膜に不純物をイオン注入して保護ダイオードのベ
ース部を形成する工程を含み、素子部のベース部と保護
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うようにしている９ 〔作用〕 本発明によれば、素子部のベース部と、保護ダイオード
のベース部の各不純物濃度が相違するため、保護ダイオ
ードのベース部の不純物濃度を素子部のベース部の不純
物濃度とは独立して任意に設定でき、保護ダイオードの
耐圧を自由に設定することができる。
また、本発明方法によれば、素子部のベース部と、保護
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うことで、各ベース部の不純物濃度を相
違させることができる。
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うことで、各ベース部の不純物濃度を相
違させることができる。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないしくｅ）は本発明の第１実施例を製造
工程順に示す縦断面図である。以下、この実施例の構造
を製造工程に従って説明する。なお、ここではＮチャネ
ルＭＯＳＦＥＴの例について説明する。
工程順に示す縦断面図である。以下、この実施例の構造
を製造工程に従って説明する。なお、ここではＮチャネ
ルＭＯＳＦＥＴの例について説明する。
先ず、第１図（ａ）のように、Ｎ゛型半導体基板１上に
Ｎ−型半導体層２を成長させ、さらにその表面に酸化膜
４を６０００〜１００００人成長させる。
Ｎ−型半導体層２を成長させ、さらにその表面に酸化膜
４を６０００〜１００００人成長させる。
そして、フォトリソグラフィ技術を用いて酸化膜４に窓
を開け、これをマスクにしてＮ−型半導体層２にＰ型不
純物を注入することでＰウェル領域３を形成する。その
後、酸化膜４を再度成長させ。
を開け、これをマスクにしてＮ−型半導体層２にＰ型不
純物を注入することでＰウェル領域３を形成する。その
後、酸化膜４を再度成長させ。
その上に多結晶シリコン膜５を約６０００人に形成する
。
。
次に、第１図（ｂ）のように、フォトリソグラフィ技術
を用いて多結晶シリコン膜５を所定の形状にエツチング
し、その上で保護ダイオード部Ｂの多結晶シリコン膜５
をフォトレジスト６で覆い、素子部Ａの多結晶シリコン
膜５およびＮ−型半導体層２にドーズ量６〜１４ＸｌＯ
”ｃｍ−”でボロン等のＰ型不純物のイオン注入を行い
、Ｐベース部７を形成する。
を用いて多結晶シリコン膜５を所定の形状にエツチング
し、その上で保護ダイオード部Ｂの多結晶シリコン膜５
をフォトレジスト６で覆い、素子部Ａの多結晶シリコン
膜５およびＮ−型半導体層２にドーズ量６〜１４ＸｌＯ
”ｃｍ−”でボロン等のＰ型不純物のイオン注入を行い
、Ｐベース部７を形成する。
次に、第１図（Ｃ）のように、今度は素子部Ａをフォト
レジスト８で覆い、保護ダイオード部Ｂの多結晶シリコ
ン膜５に、ドーズ量１〜２０Ｘ１０”ｃ ｍ−”でＰ型
不純物のイオン注入を行い、保護ダイオードのベース部
５′を形成する。
レジスト８で覆い、保護ダイオード部Ｂの多結晶シリコ
ン膜５に、ドーズ量１〜２０Ｘ１０”ｃ ｍ−”でＰ型
不純物のイオン注入を行い、保護ダイオードのベース部
５′を形成する。
次に、第１図（（ｆ）のように、フォトリングラフィ技
術を用いた選択イオン注入法によって、保護ダイオード
部ＢにＮ″領域９を、素子部ＡにＮ゛領域１０を形成し
、また素子部ＡにはさらにＰ゛領域１１を形成する。
術を用いた選択イオン注入法によって、保護ダイオード
部ＢにＮ″領域９を、素子部ＡにＮ゛領域１０を形成し
、また素子部ＡにはさらにＰ゛領域１１を形成する。
しかる上で、第１図（ｅ）のように、層間絶縁膜１２を
５０００〜１００００人形成し、ソース電極１３ゲート
電極１４を形成し、さらにＮ゛型半導体基板１の裏面に
ドレイン電極１５を形成する。
５０００〜１００００人形成し、ソース電極１３ゲート
電極１４を形成し、さらにＮ゛型半導体基板１の裏面に
ドレイン電極１５を形成する。
したがって、このようにして形成された縦型ＭＯＳＦＥ
Ｔでは、素子部ＡのＰベース部７と、保護ダイオード部
Ｂのベース部５′とをそれぞれ独立したイオン注入によ
って形成しているため、それぞれの不純物濃度が相違す
ることになる。このため、素子部ＡのＰベース部７の不
純物濃度にかかわらず、保護ダイオード部のベース部５
′の濃度を自由に設定することができ、保護ダイオード
の耐圧を自由に設定することが可能となる。また、ゲー
トリークを低減するために数段のダイオードを構成する
際に、ベース部５′の不純物濃度を低くして１段の耐圧
を小さくすれば、ゲートリークを抑制するとともに、静
電耐圧を向上させることも可能となる。
Ｔでは、素子部ＡのＰベース部７と、保護ダイオード部
Ｂのベース部５′とをそれぞれ独立したイオン注入によ
って形成しているため、それぞれの不純物濃度が相違す
ることになる。このため、素子部ＡのＰベース部７の不
純物濃度にかかわらず、保護ダイオード部のベース部５
′の濃度を自由に設定することができ、保護ダイオード
の耐圧を自由に設定することが可能となる。また、ゲー
トリークを低減するために数段のダイオードを構成する
際に、ベース部５′の不純物濃度を低くして１段の耐圧
を小さくすれば、ゲートリークを抑制するとともに、静
電耐圧を向上させることも可能となる。
第２図は、本発明の製造方法の第２実施例の製造工程の
一部を示す縦断面図である。
一部を示す縦断面図である。
すなわち、第１図（ａ）の工程が完了した後、第２図（
ａ）のように、多結晶シリコン５を所要のパターンに形
成し、かつ全面にポロンイオン注入を行う。
ａ）のように、多結晶シリコン５を所要のパターンに形
成し、かつ全面にポロンイオン注入を行う。
その上で、第２図（ｂ）のように、保護ダイオード部Ｂ
の多結晶シリコン膜５をフォトレジスト６Ａにより覆い
、その状態で素子部Ａにさらにイオン注入を行ってＰベ
ース部７を形成する。
の多結晶シリコン膜５をフォトレジスト６Ａにより覆い
、その状態で素子部Ａにさらにイオン注入を行ってＰベ
ース部７を形成する。
この製造方法では、素子部ＡのＰベース部７への不純物
の注入量を多くする一方で、保護ダイオード部Ｂのベー
ス部５′への注入量は少なくでき、保護ダイオードの耐
圧が向上できる。また、第１実施例では素子部と保護ダ
イオード部に対して２つのマスクパターンが必要とされ
るが、この実施例では１つのマスクパターンで形成する
ことが可能となる。
の注入量を多くする一方で、保護ダイオード部Ｂのベー
ス部５′への注入量は少なくでき、保護ダイオードの耐
圧が向上できる。また、第１実施例では素子部と保護ダ
イオード部に対して２つのマスクパターンが必要とされ
るが、この実施例では１つのマスクパターンで形成する
ことが可能となる。
第３図は、本発明の製造方法の第３実施例の製造工程の
一部を示す縦断面図である。
一部を示す縦断面図である。
この実施例では、第１図（ａ）の工程の後、第３図（ａ
）のように、多結晶シリコン膜５を所要のパターンに形
成し、かつ全面にボロンイオン注入を行った後、第３図
（ｂ）のように、素子部Ａをフォトレジスト８Ａにより
覆い、保護ダイオード部Ｂにさらにイオン注入を行うこ
とが可能となる。
）のように、多結晶シリコン膜５を所要のパターンに形
成し、かつ全面にボロンイオン注入を行った後、第３図
（ｂ）のように、素子部Ａをフォトレジスト８Ａにより
覆い、保護ダイオード部Ｂにさらにイオン注入を行うこ
とが可能となる。
なお、以上の説明はＮチャネルＭＯＳＦＥＴについて述
べてきたが、ＰチャネルＭＯＳＦＥＴについても同様に
本発明が適用できることは言うまでもない。
べてきたが、ＰチャネルＭＯＳＦＥＴについても同様に
本発明が適用できることは言うまでもない。
以上説明したように本発明は、素子部のベース部と、保
護ダイオードのベース部の各不純物濃度を相違させてい
るので、保護ダイオードのベース部の不純物濃度を素子
部のベース部の不純物濃度とは独立して任意に設定でき
、保護ダイオードの耐圧を自由に設定することができる
。また、ゲートリークを低減するために数段のダイオー
ドを形成する場合でも、１段の耐圧を小さくして静電耐
圧を向上させることができる効果がある。
護ダイオードのベース部の各不純物濃度を相違させてい
るので、保護ダイオードのベース部の不純物濃度を素子
部のベース部の不純物濃度とは独立して任意に設定でき
、保護ダイオードの耐圧を自由に設定することができる
。また、ゲートリークを低減するために数段のダイオー
ドを形成する場合でも、１段の耐圧を小さくして静電耐
圧を向上させることができる効果がある。
また、本発明方法によれば、素子部のベース部と、保護
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うことで、各ベース部の不純物濃度を相
違させた縦型ＭＯＳＦＥＴを容易に製造することができ
る。
ダイオードのベース部の一方のイオン注入工程を他方と
は別の工程で行うことで、各ベース部の不純物濃度を相
違させた縦型ＭＯＳＦＥＴを容易に製造することができ
る。
第１図（ａ）ないしくｅ）は本発明の第１実施例の製造
方法および縦型ＭＯＳＦＥＴを製造工程順に示す縦断面
図、第２図（ａ）および（ｂ）は本発明方法の第２実施
例の製造工程の一部を示す縦断面図、第３図（ａ）およ
び（ｂ）は本発明方法の第３実施例の製造工程の一部を
示す縦断面図、第４図（ａ）ないしくｄ）は従来の製造
方法および縮型ＭＯＳＦＥＴを製造工程順に示す縦断面
図、第５図は本発明に係る縦型ＭＯＳＦＥＴの等価回路
図である。 ｌ・・・Ｎ゛型半導体基板、２・・・Ｎ−型半導体層、
３・・・Ｐウェル領域、４・・・酸化膜、５・・・多結
晶シリコン膜、５′・・・ベース部、６．６Ａ・・・フ
ォトレジスト、７・・・Ｐベース部、８，８Ａ・・・フ
ォトレジスト、９・・・Ｎ“領域、１０・・・Ｎ゛領域
１１・・・Ｐ゛頭域１２・・・層間絶縁膜、１３・・・
ソース電極、１４・・・ゲート電極、１５・・・ドレイ
ン電極、第 ■ 図 第 図 第５ 図 第２ 図 第４ 図 Ａ−士−Ｂ
方法および縦型ＭＯＳＦＥＴを製造工程順に示す縦断面
図、第２図（ａ）および（ｂ）は本発明方法の第２実施
例の製造工程の一部を示す縦断面図、第３図（ａ）およ
び（ｂ）は本発明方法の第３実施例の製造工程の一部を
示す縦断面図、第４図（ａ）ないしくｄ）は従来の製造
方法および縮型ＭＯＳＦＥＴを製造工程順に示す縦断面
図、第５図は本発明に係る縦型ＭＯＳＦＥＴの等価回路
図である。 ｌ・・・Ｎ゛型半導体基板、２・・・Ｎ−型半導体層、
３・・・Ｐウェル領域、４・・・酸化膜、５・・・多結
晶シリコン膜、５′・・・ベース部、６．６Ａ・・・フ
ォトレジスト、７・・・Ｐベース部、８，８Ａ・・・フ
ォトレジスト、９・・・Ｎ“領域、１０・・・Ｎ゛領域
１１・・・Ｐ゛頭域１２・・・層間絶縁膜、１３・・・
ソース電極、１４・・・ゲート電極、１５・・・ドレイ
ン電極、第 ■ 図 第 図 第５ 図 第２ 図 第４ 図 Ａ−士−Ｂ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子部に縦型トランジスタのベース部
を有し、かつ半導体基板の絶縁膜上に多結晶シリコンで
構成した保護ダイオードを有する縦型ＭＯＳ電界効果ト
ランジスタにおいて、前記素子部のベース部と保護ダイ
オードのベース部との不純物濃度を相違させたことを特
徴とする縦型ＭＯＳ電界効果トランジスタ。 ２、半導体基板に不純物をイオン注入して素子部に縦型
トランジスタのベース部を形成する工程と、半導体基板
の絶縁膜上に形成した多結晶シリコン膜に不純物をイオ
ン注入して保護ダイオードのベース部を形成する工程を
含み、前記素子部のベース部と保護ダイオードのベース
部の一方のイオン注入工程を他方とは別の工程で行うよ
うにしたことを特徴とする縦型ＭＯＳ電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26149390A JPH04139766A (ja) | 1990-09-29 | 1990-09-29 | 縦型ｍｏｓ電界郊果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26149390A JPH04139766A (ja) | 1990-09-29 | 1990-09-29 | 縦型ｍｏｓ電界郊果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139766A true JPH04139766A (ja) | 1992-05-13 |
Family
ID=17362678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26149390A Pending JPH04139766A (ja) | 1990-09-29 | 1990-09-29 | 縦型ｍｏｓ電界郊果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177476A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-09-29 JP JP26149390A patent/JPH04139766A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177476A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
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