JP2002094062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体電力用半導体素子と共にツェナーダイ
オードが備えられる半導体装置の製造工程の簡略化を図
る。 【解決手段】 ゲート電極１１及びＰｏｌｙ−Ｓｉ層１
６のうちのｎ+型領域１６ｂを形成したのち、熱酸化を
施して酸化膜１２を形成する。これにより、ｎ型不純物
が注入された領域の表面において酸化膜１２が増速酸化
され、ｎ+型ソース領域９、ゲート電極１１、及びｎ+型
領域１６ｂの表面において酸化膜１２の膜厚が他の領域
よりも厚くなる。この後、酸化膜１２をマスクとしてｐ
型不純物をイオン注入し、ｐ型チャネル領域６の表層部
にｐ+型コンタクト領域８を形成すると共に、Ｐｏｌｙ
−Ｓｉ層１６にｐ+型領域１６ａを形成する。これによ
り、ｐ+型コンタクト領域８やｐ+型領域１６ａを形成す
るためのマスクが必要なくなり、半導体装置の製造工程
の簡略化を図ることができる。
オードが備えられる半導体装置の製造工程の簡略化を図
る。 【解決手段】 ゲート電極１１及びＰｏｌｙ−Ｓｉ層１
６のうちのｎ+型領域１６ｂを形成したのち、熱酸化を
施して酸化膜１２を形成する。これにより、ｎ型不純物
が注入された領域の表面において酸化膜１２が増速酸化
され、ｎ+型ソース領域９、ゲート電極１１、及びｎ+型
領域１６ｂの表面において酸化膜１２の膜厚が他の領域
よりも厚くなる。この後、酸化膜１２をマスクとしてｐ
型不純物をイオン注入し、ｐ型チャネル領域６の表層部
にｐ+型コンタクト領域８を形成すると共に、Ｐｏｌｙ
−Ｓｉ層１６にｐ+型領域１６ａを形成する。これによ
り、ｐ+型コンタクト領域８やｐ+型領域１６ａを形成す
るためのマスクが必要なくなり、半導体装置の製造工程
の簡略化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、例えば、ＭＯＳＦＥＴや
ＩＧＢＴを備えた半導体装置の製造方法に関する。
として用いられる半導体装置、例えば、ＭＯＳＦＥＴや
ＩＧＢＴを備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、ＭＯＳＦＥＴやＩＧＢＴの電
力用半導体素子と共にＰｏｌｙ−Ｓｉツェナーダイオー
ドを形成した電力用の半導体装置が知られている。図６
に、縦型パワーＭＯＳＦＥＴと共にＰｏｌｙ−Ｓｉツェ
ナーダイオードを形成する半導体装置の従来の製造工程
を示し、この図に基づいて従来における半導体装置の製
造方法を説明する。
力用半導体素子と共にＰｏｌｙ−Ｓｉツェナーダイオー
ドを形成した電力用の半導体装置が知られている。図６
に、縦型パワーＭＯＳＦＥＴと共にＰｏｌｙ−Ｓｉツェ
ナーダイオードを形成する半導体装置の従来の製造工程
を示し、この図に基づいて従来における半導体装置の製
造方法を説明する。
【０００３】〔図６（ａ）に示す工程〕まず、ｎ+型基
板５２上にｎ-型エピ層５３が備えられたウェハ５１を
用意する。そして、フォトリソグラフィ工程により、ｎ
-型エピ層５３のうち縦型パワーＭＯＳＦＥＴ形成領域
（以下、ＭＯＳＦＥＴ形成領域という）においてｐ型デ
ィープベース領域５４を形成する。
板５２上にｎ-型エピ層５３が備えられたウェハ５１を
用意する。そして、フォトリソグラフィ工程により、ｎ
-型エピ層５３のうち縦型パワーＭＯＳＦＥＴ形成領域
（以下、ＭＯＳＦＥＴ形成領域という）においてｐ型デ
ィープベース領域５４を形成する。
【０００４】次に、いわゆるＬＯＣＯＳ酸化によって、
Ｐｏｌｙ−Ｓｉツェナーダイオード形成領域（以下、ダ
イオード形成領域という）にＬＯＣＯＳ酸化膜５５を形
成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域
にゲート酸化膜５６を形成する。
Ｐｏｌｙ−Ｓｉツェナーダイオード形成領域（以下、ダ
イオード形成領域という）にＬＯＣＯＳ酸化膜５５を形
成したのち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域
にゲート酸化膜５６を形成する。
【０００５】この後、ウェハ全面にＰｏｌｙ−Ｓｉ層を
堆積すると共に、Ｐｏｌｙ−Ｓｉ層に低抵抗化のための
リンのデポジションを行ったのち、Ｐｏｌｙ−Ｓｉ層を
パターニングすることでＭＯＳＦＥＴ形成領域にゲート
電極５７を形成し、さらに熱酸化を行うことでゲート電
極５７を酸化膜５８で覆う。また、再度、Ｐｏｌｙ−Ｓ
ｉ層５９を堆積したのち、パターニングしてダイオード
形成領域にＰｏｌｙ−Ｓｉ層５９を残し、さらに熱酸化
を行うことでＰｏｌｙ−Ｓｉ層５９を酸化膜６０で覆
う。
堆積すると共に、Ｐｏｌｙ−Ｓｉ層に低抵抗化のための
リンのデポジションを行ったのち、Ｐｏｌｙ−Ｓｉ層を
パターニングすることでＭＯＳＦＥＴ形成領域にゲート
電極５７を形成し、さらに熱酸化を行うことでゲート電
極５７を酸化膜５８で覆う。また、再度、Ｐｏｌｙ−Ｓ
ｉ層５９を堆積したのち、パターニングしてダイオード
形成領域にＰｏｌｙ−Ｓｉ層５９を残し、さらに熱酸化
を行うことでＰｏｌｙ−Ｓｉ層５９を酸化膜６０で覆
う。
【０００６】続いて、フォトリソグラフィ工程により、
ｎ-型エピ層５３のうち各ゲート電極５７の間に位置さ
れる部分に、ｐ型ベース領域（チャンネルウェル領域）
６１を形成する。
ｎ-型エピ層５３のうち各ゲート電極５７の間に位置さ
れる部分に、ｐ型ベース領域（チャンネルウェル領域）
６１を形成する。
【０００７】そして、フォトレジスト６２によって所定
の領域を覆ったのち、ボロン（Ｂ）をイオン注入するこ
とで、ｐ型ディープベース領域５４の表層部にｐ+型コ
ンタクト領域６３を形成すると共に、Ｐｏｌｙ−Ｓｉ層
５９にｐ+型領域５９ａを形成する。
の領域を覆ったのち、ボロン（Ｂ）をイオン注入するこ
とで、ｐ型ディープベース領域５４の表層部にｐ+型コ
ンタクト領域６３を形成すると共に、Ｐｏｌｙ−Ｓｉ層
５９にｐ+型領域５９ａを形成する。
【０００８】〔図６（ｂ）に示す工程〕フォトレジスト
６２を除去したのち、再びフォトレジスト６４によって
所定の領域を覆ったのち、ヒ素（Ａｓ）をイオン注入す
ることで、ｐ型ベース領域６１の表層部にｎ+型ソース
領域６５を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｎ
+型領域５９ｂを形成する。
６２を除去したのち、再びフォトレジスト６４によって
所定の領域を覆ったのち、ヒ素（Ａｓ）をイオン注入す
ることで、ｐ型ベース領域６１の表層部にｎ+型ソース
領域６５を形成すると共に、Ｐｏｌｙ−Ｓｉ層５９にｎ
+型領域５９ｂを形成する。
【０００９】〔図６（ｃ）に示す工程〕フォトレジスト
６４を除去したのち、熱処理を施すことによって丸め酸
化を行う。これにより、ウェハ５１のほぼ全面に酸化膜
６６が形成される。このとき、ｎ+型の領域の表面にお
いて増速酸化が起こり、ｐ+型の領域の表面と比べてｎ+
型の領域の表面の酸化膜６６が厚くなる。
６４を除去したのち、熱処理を施すことによって丸め酸
化を行う。これにより、ウェハ５１のほぼ全面に酸化膜
６６が形成される。このとき、ｎ+型の領域の表面にお
いて増速酸化が起こり、ｐ+型の領域の表面と比べてｎ+
型の領域の表面の酸化膜６６が厚くなる。
【００１０】この後、図示しないが、酸化膜６６にコン
タクトホールを形成したのち、配線としてのＡｌ−Ｓｉ
層の堆積及びパターニングを施し、さらにウェハ表面を
保護膜で覆う。これにより、縦型パワーＭＯＳＦＥＴと
共にツェナーダイオードが備えられた半導体装置が完成
する。
タクトホールを形成したのち、配線としてのＡｌ−Ｓｉ
層の堆積及びパターニングを施し、さらにウェハ表面を
保護膜で覆う。これにより、縦型パワーＭＯＳＦＥＴと
共にツェナーダイオードが備えられた半導体装置が完成
する。
【００１１】
【発明が解決しようとする課題】従来では、上記工程に
よって電力用半導体素子と共にツェナーダイオードが備
えられた半導体装置を製造している。しかしながら、半
導体装置の製造方法のさらなる簡略化が要望される。
よって電力用半導体素子と共にツェナーダイオードが備
えられた半導体装置を製造している。しかしながら、半
導体装置の製造方法のさらなる簡略化が要望される。
【００１２】本発明は上記点に鑑みて、半導体電力用半
導体素子と共にダイオードが備えられる半導体装置の製
造工程の簡略化を図ることを目的とする。
導体素子と共にダイオードが備えられる半導体装置の製
造工程の簡略化を図ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至４に記載の発明では、第１導電型の半
導体層（５）を有する半導体基板（３）を用意する工程
と、半導体層上に絶縁膜（１０、１５）を形成する工程
と、絶縁膜上に電極材を配置したのち電極材をパターニ
ングすることで、電極材を電力用半導体素子形成領域上
とダイオード形成領域上に残す工程と、半導体層の表層
部に第２導電型のチャネル形成領域を形成する工程と、
半導体基板の所定領域をマスクしたのち第１導電型不純
物を注入することで、電力用半導体素子形成領域におけ
る電極材によってゲート電極（１１）を形成すると共に
チャネル形成領域の表層部に第１導電型のソース領域
（９）を形成し、さらにダイオード形成領域における電
極材（１６）の所定領域に第１導電型領域（１６ｂ）を
形成する工程と、熱処理を行い、ゲート電極とソース領
域を含むチャネル形成領域、及びダイオード形成領域に
おける第１導電型領域を含む電極材の表面を酸化し、該
表面に酸化膜（１２）を形成する工程と、酸化膜をマス
クとして第２導電型不純物をイオン注入し、チャネル形
成領域の表層部にコンタクト領域（８）を形成すると共
に、ダイオード形成領域における電極材に第２導電型領
域（１６ａ）を形成する工程と、を含んでいることを特
徴としている。
め、請求項１乃至４に記載の発明では、第１導電型の半
導体層（５）を有する半導体基板（３）を用意する工程
と、半導体層上に絶縁膜（１０、１５）を形成する工程
と、絶縁膜上に電極材を配置したのち電極材をパターニ
ングすることで、電極材を電力用半導体素子形成領域上
とダイオード形成領域上に残す工程と、半導体層の表層
部に第２導電型のチャネル形成領域を形成する工程と、
半導体基板の所定領域をマスクしたのち第１導電型不純
物を注入することで、電力用半導体素子形成領域におけ
る電極材によってゲート電極（１１）を形成すると共に
チャネル形成領域の表層部に第１導電型のソース領域
（９）を形成し、さらにダイオード形成領域における電
極材（１６）の所定領域に第１導電型領域（１６ｂ）を
形成する工程と、熱処理を行い、ゲート電極とソース領
域を含むチャネル形成領域、及びダイオード形成領域に
おける第１導電型領域を含む電極材の表面を酸化し、該
表面に酸化膜（１２）を形成する工程と、酸化膜をマス
クとして第２導電型不純物をイオン注入し、チャネル形
成領域の表層部にコンタクト領域（８）を形成すると共
に、ダイオード形成領域における電極材に第２導電型領
域（１６ａ）を形成する工程と、を含んでいることを特
徴としている。
【００１４】このように、第１導電型不純物を注入した
後に酸化膜を形成すると、第１導電型不純物が注入され
た領域上において増速酸化され、その他の領域よりも酸
化膜が厚く形成される。従って、酸化膜の厚みの相違を
利用し、酸化膜をマスクとして第２導電型領域及びコン
タクト領域を形成すれば、これらを形成するために必要
とされるマスクをなくすことができる。これにより、電
力半導体素子と共にダイオードを形成する半導体装置の
製造工程の簡略化を図ることができる。
後に酸化膜を形成すると、第１導電型不純物が注入され
た領域上において増速酸化され、その他の領域よりも酸
化膜が厚く形成される。従って、酸化膜の厚みの相違を
利用し、酸化膜をマスクとして第２導電型領域及びコン
タクト領域を形成すれば、これらを形成するために必要
とされるマスクをなくすことができる。これにより、電
力半導体素子と共にダイオードを形成する半導体装置の
製造工程の簡略化を図ることができる。
【００１５】例えば、請求項３に示されるように、８７
５℃程度のウェット雰囲気にて酸化膜を形成することが
できる。この場合、請求項４に示すように、エネルギー
を６０ｋｅＶとしたイオン注入によって第２導電型不純
物を注入するようにすれば、増速酸化された部分ではイ
オン注入が成されず、増速酸化されていない部分でイオ
ン注入が成されるようにできる。
５℃程度のウェット雰囲気にて酸化膜を形成することが
できる。この場合、請求項４に示すように、エネルギー
を６０ｋｅＶとしたイオン注入によって第２導電型不純
物を注入するようにすれば、増速酸化された部分ではイ
オン注入が成されず、増速酸化されていない部分でイオ
ン注入が成されるようにできる。
【００１６】請求項５に記載の発明は、請求項１に示す
第１導電型をｎ型とし、第２導電型をｐ型としたのもで
あり、請求項１と同様の効果が得られる。
第１導電型をｎ型とし、第２導電型をｐ型としたのもで
あり、請求項１と同様の効果が得られる。
【００１７】請求項６に記載の発明では、電極材のパタ
ーニングの後であって、酸化膜（１２）の形成前に、電
力用半導体素子形成領域における電極材の側端部直下に
位置する絶縁膜（１０）を除去し、電極材の側端角部を
露出する工程を含むことを特徴としている。このよう
に、電極材料をパターニングした後に、電極材料の側端
部直下に位置する絶縁膜を除去し、電極材の側端角部を
露出させるようにすることで、電極材の端部の曲率半径
を大きくし、電極材の端部において絶縁膜の膜厚を厚く
することが可能となる。このようにすれば、絶縁膜の絶
縁耐圧および寿命の低下を引き起こさないようにでき
る。
ーニングの後であって、酸化膜（１２）の形成前に、電
力用半導体素子形成領域における電極材の側端部直下に
位置する絶縁膜（１０）を除去し、電極材の側端角部を
露出する工程を含むことを特徴としている。このよう
に、電極材料をパターニングした後に、電極材料の側端
部直下に位置する絶縁膜を除去し、電極材の側端角部を
露出させるようにすることで、電極材の端部の曲率半径
を大きくし、電極材の端部において絶縁膜の膜厚を厚く
することが可能となる。このようにすれば、絶縁膜の絶
縁耐圧および寿命の低下を引き起こさないようにでき
る。
【００１８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１９】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態にかかる半導体装置の製造方法を用いて製
造した半導体装置の断面構成を示す。まず、図１に基づ
いて半導体装置の構造について説明する。
の一実施形態にかかる半導体装置の製造方法を用いて製
造した半導体装置の断面構成を示す。まず、図１に基づ
いて半導体装置の構造について説明する。
【００２０】図１に示す半導体装置は、電力用半導体素
子としての縦型パワーＭＯＳＦＥＴ１と共のＰｏｌｙ−
Ｓｉツェナーダイオード２を形成したものである。
子としての縦型パワーＭＯＳＦＥＴ１と共のＰｏｌｙ−
Ｓｉツェナーダイオード２を形成したものである。
【００２１】半導体装置に使用されているウェハ３は、
不純物濃度が３×１０19ｃｍ-3程度で厚さ５００〜６０
０μｍ程度のｎ+型シリコンからなるｎ+型基板４の主表
面上に、不純物濃度が１×１０16ｃｍ-3程度で厚さ７μ
ｍ程度のｎ-型エピ層５が形成されたもので構成されて
いる。このウェハ３のｎ-型エピ層５上に縦型パワーＭ
ＯＳＦＥＴ１とＰｏｌｙ−Ｓｉツェナーダイオード２が
形成されている。
不純物濃度が３×１０19ｃｍ-3程度で厚さ５００〜６０
０μｍ程度のｎ+型シリコンからなるｎ+型基板４の主表
面上に、不純物濃度が１×１０16ｃｍ-3程度で厚さ７μ
ｍ程度のｎ-型エピ層５が形成されたもので構成されて
いる。このウェハ３のｎ-型エピ層５上に縦型パワーＭ
ＯＳＦＥＴ１とＰｏｌｙ−Ｓｉツェナーダイオード２が
形成されている。
【００２２】ＭＯＳＦＥＴ形成領域において、ｎ-型エ
ピ層５の表層部には、ｐ型ベース領域（チャンネルウェ
ル領域）６が形成されていると共に、このｐ型ベース領
域６の中央部に、ｐ型ベース領域６よりも接合深さが深
いｐ型ディープベース領域７が形成されている。
ピ層５の表層部には、ｐ型ベース領域（チャンネルウェ
ル領域）６が形成されていると共に、このｐ型ベース領
域６の中央部に、ｐ型ベース領域６よりも接合深さが深
いｐ型ディープベース領域７が形成されている。
【００２３】また、ｐ型ディープベース領域７の表層部
にはｐ型ベース領域６及びｐ型ディープベース領域７と
の電気的接続を図るためのｐ+型コンタクト領域８が形
成されている。このｐ+型コンタクト領域８を挟むよう
に、ｐ型ベース領域６の表層部にはｎ+型ソース領域９
が形成されている。このｎ+型ソース領域９は、ｐ型ベ
ース領域６内に形成され、ｎ-型エピ層５によって構成
されるドリフト領域５ａから離間するように形成されて
いる。
にはｐ型ベース領域６及びｐ型ディープベース領域７と
の電気的接続を図るためのｐ+型コンタクト領域８が形
成されている。このｐ+型コンタクト領域８を挟むよう
に、ｐ型ベース領域６の表層部にはｎ+型ソース領域９
が形成されている。このｎ+型ソース領域９は、ｐ型ベ
ース領域６内に形成され、ｎ-型エピ層５によって構成
されるドリフト領域５ａから離間するように形成されて
いる。
【００２４】そして、ｎ+型ソース領域９とドリフト領
域５ａの間に挟まれたｐ型ベース領域６の表層部をチャ
ネル領域とし、このチャネル領域上にゲート酸化膜１０
を介してゲート電極１１が形成されている。さらに、ゲ
ート電極１１を覆うように酸化膜１２が形成されている
と共に、この酸化膜１２に形成されたコンタクトホール
１２ａを通じて、Ａｌ−Ｓｉからなる配線層（ソース電
極）１３がｐ+型コンタクト領域８及びｎ+型ソース領域
９に電気的に接続されている。さらに、ｎ+型基板４の
裏面側には、ドレイン電極１４が形成されている。
域５ａの間に挟まれたｐ型ベース領域６の表層部をチャ
ネル領域とし、このチャネル領域上にゲート酸化膜１０
を介してゲート電極１１が形成されている。さらに、ゲ
ート電極１１を覆うように酸化膜１２が形成されている
と共に、この酸化膜１２に形成されたコンタクトホール
１２ａを通じて、Ａｌ−Ｓｉからなる配線層（ソース電
極）１３がｐ+型コンタクト領域８及びｎ+型ソース領域
９に電気的に接続されている。さらに、ｎ+型基板４の
裏面側には、ドレイン電極１４が形成されている。
【００２５】一方、ダイオード形成領域においては、ｎ
-型エピ層５の表面にＬＯＣＯＳ酸化膜１５が形成され
ている。このＬＯＣＯＳ酸化膜１５の上には、Ｐｏｌｙ
−Ｓｉ層１６にｐ型不純物をドーピングして形成したｐ
+型領域１６ａとｎ型不純物をドーピングして形成した
ｎ+型領域１６ｂとが形成されている。これらｐ+型領域
１６ａとｎ+型領域１６ｂによってＰＮ接合が形成され
ている。
-型エピ層５の表面にＬＯＣＯＳ酸化膜１５が形成され
ている。このＬＯＣＯＳ酸化膜１５の上には、Ｐｏｌｙ
−Ｓｉ層１６にｐ型不純物をドーピングして形成したｐ
+型領域１６ａとｎ型不純物をドーピングして形成した
ｎ+型領域１６ｂとが形成されている。これらｐ+型領域
１６ａとｎ+型領域１６ｂによってＰＮ接合が形成され
ている。
【００２６】また、ｐ+型領域１６ａ及びｎ+型領域１６
ｂの表面にも酸化膜１２が形成されている。この酸化膜
１２は、ｎ+型領域１６ｂ上に配置された部分がｐ+型領
域１６ａ上に配置された部分よりも厚く構成されてい
る。また、この酸化膜１２にはコンタクトホール１２ｂ
が形成されており、このコンタクトホール１２ｂを通じ
て、配線層１７とｎ+型領域１６ｂとが電気的に接続さ
れている。
ｂの表面にも酸化膜１２が形成されている。この酸化膜
１２は、ｎ+型領域１６ｂ上に配置された部分がｐ+型領
域１６ａ上に配置された部分よりも厚く構成されてい
る。また、この酸化膜１２にはコンタクトホール１２ｂ
が形成されており、このコンタクトホール１２ｂを通じ
て、配線層１７とｎ+型領域１６ｂとが電気的に接続さ
れている。
【００２７】そして、これらＭＯＳＦＥＴ形成領域及び
ダイオード形成領域を含むウェハ表面が保護膜１８によ
って覆われている。
ダイオード形成領域を含むウェハ表面が保護膜１８によ
って覆われている。
【００２８】なお、図１では現われないが、図１とは別
断面において酸化膜１２に形成されたコンタクトホール
を通じてゲート電極１１やｐ+型領域１６ａと配線層と
の電気的接続が成されている。
断面において酸化膜１２に形成されたコンタクトホール
を通じてゲート電極１１やｐ+型領域１６ａと配線層と
の電気的接続が成されている。
【００２９】続いて、図２、図３に、上記構成を有する
半導体装置の製造工程を示し、これらの図に基づいて半
導体装置の製造方法について説明する。
半導体装置の製造工程を示し、これらの図に基づいて半
導体装置の製造方法について説明する。
【００３０】〔図２（ａ）に示す工程〕まず、ｎ+型シ
リコンからなる面方位が（１００）であるｎ+型基板４
の主表面にｎ-型エピ層５を成長させたウェハ３を用意
する。そして、フォトリソグラフィ工程により、ＭＯＳ
ＦＥＴ形成領域にｐ型ディープベース領域７を形成す
る。
リコンからなる面方位が（１００）であるｎ+型基板４
の主表面にｎ-型エピ層５を成長させたウェハ３を用意
する。そして、フォトリソグラフィ工程により、ＭＯＳ
ＦＥＴ形成領域にｐ型ディープベース領域７を形成す
る。
【００３１】次に、いわゆるＬＯＣＯＳ酸化によって、
ダイオード形成領域にＬＯＣＯＳ酸化膜１５を形成した
のち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲー
ト酸化膜１０を形成する。
ダイオード形成領域にＬＯＣＯＳ酸化膜１５を形成した
のち、ゲート酸化を行ってＭＯＳＦＥＴ形成領域にゲー
ト酸化膜１０を形成する。
【００３２】〔図２（ｂ）に示す工程〕ウェハ３の全面
にノンドープのＰｏｌｙ−Ｓｉ層を例えば７４００Å程
度の厚みで堆積したのち、Ｐｏｌｙ−Ｓｉ層をパターニ
ングすることでＭＯＳＦＥＴ形成領域にゲート電極１１
を形成すると共に、ダイオード形成領域にＰｏｌｙ−Ｓ
ｉ層１６を残す。そして、熱酸化を行うことでゲート電
極１１及びＰｏｌｙ−Ｓｉ層１６の表面を酸化膜２１で
覆う。このとき、酸化膜２１の膜厚をあまり厚くしない
ことが望ましい。これは、後述する増速酸化を利用する
工程において、ｎ +型ソース領域９上及びｎ+型領域１６
ｂ上の酸化膜厚が初期的に薄い場合の方が、より増速酸
化効果が顕著に生じるためである。具体的には、本実施
形態では、酸化膜２１の膜厚を６００Åとしている。
にノンドープのＰｏｌｙ−Ｓｉ層を例えば７４００Å程
度の厚みで堆積したのち、Ｐｏｌｙ−Ｓｉ層をパターニ
ングすることでＭＯＳＦＥＴ形成領域にゲート電極１１
を形成すると共に、ダイオード形成領域にＰｏｌｙ−Ｓ
ｉ層１６を残す。そして、熱酸化を行うことでゲート電
極１１及びＰｏｌｙ−Ｓｉ層１６の表面を酸化膜２１で
覆う。このとき、酸化膜２１の膜厚をあまり厚くしない
ことが望ましい。これは、後述する増速酸化を利用する
工程において、ｎ +型ソース領域９上及びｎ+型領域１６
ｂ上の酸化膜厚が初期的に薄い場合の方が、より増速酸
化効果が顕著に生じるためである。具体的には、本実施
形態では、酸化膜２１の膜厚を６００Åとしている。
【００３３】〔図２（ｃ）に示す工程〕フォトリソグラ
フィ工程及びゲート電極１１をマスクとしたｐ型不純物
のイオン注入を行なうことにより、ｎ-型エピ層５のう
ち各ゲート電極１１の間に位置する部分にｐ型ベース領
域（チャンネルウェル領域）６を形成する。
フィ工程及びゲート電極１１をマスクとしたｐ型不純物
のイオン注入を行なうことにより、ｎ-型エピ層５のう
ち各ゲート電極１１の間に位置する部分にｐ型ベース領
域（チャンネルウェル領域）６を形成する。
【００３４】〔図３（ａ）に示す工程〕フォトレジスト
２２によって所定の領域を覆ったのち、ｎ型不純物をイ
オン注入する。後述のように、ｎ+型ソース領域９での
増速酸化を利用した工程の場合、ｎ+型ソース領域９を
形成した後にｐ型コンタクト領域８を形成するため、従
来工程の場合と比べてｎ型不純物注入後にかかる熱履歴
が増える。しかしながら、ＭＯＳＦＥＴ形成領域でのラ
ッチアップ耐量の点から、ｎ+型ソース領域９の拡散深
さは浅い方が望ましい。従って、本実施形態では、ｎ型
不純物としてリン（Ｐ）より拡散係数の小さいヒ素（Ａ
ｓ）を用いている。また、このとき、所望のダイオード
特性を得るために、イオン注入条件をイオン注入エネル
ギー１３５ｋｅＶ、ドーズ量７．２×１０15ｃｍ-2とし
ている。
２２によって所定の領域を覆ったのち、ｎ型不純物をイ
オン注入する。後述のように、ｎ+型ソース領域９での
増速酸化を利用した工程の場合、ｎ+型ソース領域９を
形成した後にｐ型コンタクト領域８を形成するため、従
来工程の場合と比べてｎ型不純物注入後にかかる熱履歴
が増える。しかしながら、ＭＯＳＦＥＴ形成領域でのラ
ッチアップ耐量の点から、ｎ+型ソース領域９の拡散深
さは浅い方が望ましい。従って、本実施形態では、ｎ型
不純物としてリン（Ｐ）より拡散係数の小さいヒ素（Ａ
ｓ）を用いている。また、このとき、所望のダイオード
特性を得るために、イオン注入条件をイオン注入エネル
ギー１３５ｋｅＶ、ドーズ量７．２×１０15ｃｍ-2とし
ている。
【００３５】これにより、ｐ型ベース領域６の表層部、
ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６にｎ型不純
物がドーピングされる。この後、例えば１０５０℃、Ｎ
2雰囲気で３０分間の熱処理を施し、注入されたイオン
を熱拡散させることによって、ｎ+型ソース領域９が形
成されると共にゲート電極１１の低抵抗化が行われ、さ
らにＰｏｌｙ−Ｓｉ層１６にｎ+型領域１６ｂが形成さ
れる。
ゲート電極１１、及びＰｏｌｙ−Ｓｉ層１６にｎ型不純
物がドーピングされる。この後、例えば１０５０℃、Ｎ
2雰囲気で３０分間の熱処理を施し、注入されたイオン
を熱拡散させることによって、ｎ+型ソース領域９が形
成されると共にゲート電極１１の低抵抗化が行われ、さ
らにＰｏｌｙ−Ｓｉ層１６にｎ+型領域１６ｂが形成さ
れる。
【００３６】〔図３（ｂ）に示す工程〕フォトレジスト
２２を除去したのち熱酸化を行い、ウェハ３の表面に酸
化膜１２を形成する。例えば、８７５℃のウェット雰囲
気での熱酸化を行う。これにより、ウェハ３の表面のほ
ぼ全面に酸化膜１２が形成されるが、ｎ+型不純物が高
濃度にドーピングされた領域において増速酸化が行わ
れ、ｎ+型ソース領域９、ゲート電極１１、及びＰｏｌ
ｙ−Ｓｉ層１６のｎ+型領域１６ｂの表面において、他
の領域よりも酸化膜１２の厚みが厚く形成される。
２２を除去したのち熱酸化を行い、ウェハ３の表面に酸
化膜１２を形成する。例えば、８７５℃のウェット雰囲
気での熱酸化を行う。これにより、ウェハ３の表面のほ
ぼ全面に酸化膜１２が形成されるが、ｎ+型不純物が高
濃度にドーピングされた領域において増速酸化が行わ
れ、ｎ+型ソース領域９、ゲート電極１１、及びＰｏｌ
ｙ−Ｓｉ層１６のｎ+型領域１６ｂの表面において、他
の領域よりも酸化膜１２の厚みが厚く形成される。
【００３７】例えば、ｎ+型ソース領域９上の酸化膜厚
が３２９０Å程度、ｐ型ディープベース領域７上の酸化
膜厚が１７８０Å程度となり、Ｐｏｌｙ−Ｓｉ層１６の
うちのｎ+型領域１６ｂ上の酸化膜厚が２４５０Å程
度、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ+型領域１６ｂ以
外の部分（図１で示すｐ+型領域１６ａ）上の酸化膜厚
が１９６０Å程度となる。つまり、本実施形態の場合、
ＭＯＳＦＥＴ形成領域では、ｎ+型ソース領域９上とそ
の他の部位で概ね１５１０Åの酸化膜厚差が生じるのに
対し、ダイオード形成領域では、ｎ+型領域１６ｂとそ
の他の部位では、概ね４９０Åしか酸化膜厚差が生じな
い。
が３２９０Å程度、ｐ型ディープベース領域７上の酸化
膜厚が１７８０Å程度となり、Ｐｏｌｙ−Ｓｉ層１６の
うちのｎ+型領域１６ｂ上の酸化膜厚が２４５０Å程
度、Ｐｏｌｙ−Ｓｉ層１６のうちのｎ+型領域１６ｂ以
外の部分（図１で示すｐ+型領域１６ａ）上の酸化膜厚
が１９６０Å程度となる。つまり、本実施形態の場合、
ＭＯＳＦＥＴ形成領域では、ｎ+型ソース領域９上とそ
の他の部位で概ね１５１０Åの酸化膜厚差が生じるのに
対し、ダイオード形成領域では、ｎ+型領域１６ｂとそ
の他の部位では、概ね４９０Åしか酸化膜厚差が生じな
い。
【００３８】〔図３（ｃ）に示す工程〕ウェハ全面にｐ
型不純物としてボロンのイオン注入を行う。このとき、
上述したように、ＭＯＳＦＥＴ形成領域におけるｎ+型
ソース領域９上とその他の部位での酸化膜厚差に対し、
ダイオード形成領域におけるｎ+型領域１６ｂとその他
の部位での酸化膜厚差の方が小さい。従って、ダイオー
ド部においてｎ+型領域１６ｂ以外の領域には、Ｐｏｌ
ｙ−Ｓｉ中にボロンが注入され、かつｎ+型領域１６ｂ
上では酸化膜１２でボロンがストップする最適な加速電
圧（射影飛程）を選択することが重要である。このた
め、本実施形態では、射影飛程のバラツキを考慮し、ボ
ロンのイオン注入エネルギーを６０ｋｅＶに設定してい
る。また、ダイオードの所望のＶｚを得るために、ドー
ズ量６．０×１０14ｃｍ-2としている。
型不純物としてボロンのイオン注入を行う。このとき、
上述したように、ＭＯＳＦＥＴ形成領域におけるｎ+型
ソース領域９上とその他の部位での酸化膜厚差に対し、
ダイオード形成領域におけるｎ+型領域１６ｂとその他
の部位での酸化膜厚差の方が小さい。従って、ダイオー
ド部においてｎ+型領域１６ｂ以外の領域には、Ｐｏｌ
ｙ−Ｓｉ中にボロンが注入され、かつｎ+型領域１６ｂ
上では酸化膜１２でボロンがストップする最適な加速電
圧（射影飛程）を選択することが重要である。このた
め、本実施形態では、射影飛程のバラツキを考慮し、ボ
ロンのイオン注入エネルギーを６０ｋｅＶに設定してい
る。また、ダイオードの所望のＶｚを得るために、ドー
ズ量６．０×１０14ｃｍ-2としている。
【００３９】これにより、酸化膜１２の膜厚が薄くなっ
ている領域、すなわちＭＯＳＦＥＴ形成領域のうちｎ+
型ソース領域９の間とＰｏｌｙ−Ｓｉ層１６のうちｎ+
型領域１６ｂ以外の部分においてｐ型不純物がドーピン
グされる。
ている領域、すなわちＭＯＳＦＥＴ形成領域のうちｎ+
型ソース領域９の間とＰｏｌｙ−Ｓｉ層１６のうちｎ+
型領域１６ｂ以外の部分においてｐ型不純物がドーピン
グされる。
【００４０】この後、ボロンの活性化及び拡散のための
熱処理を行なう。この際、ダイオードを形成し得る最低
限の熱処理に抑えることが重要である。これは、既にｎ
+型ソース領域９をＭＯＳＦＥＴ形成領域に形成してい
るため、必要以上の熱処理はＭＯＳＦＥＴ形成領域にお
けるｎ+型ソース領域９の拡散（接合）深さＸｊを増大
させ、ラッチアップ耐量低下などのデメリットを生じさ
せるためである。その反面、熱処理が不足すると、ダイ
オード形成領域においてＰｏｌｙ−Ｓｉ深さ方向にボロ
ンの濃度勾配が生じ、Ｐｏｌｙ−Ｓｉ層１６の表面でＰ
Ｎ接合がブレークし、例えば耐圧低下やホットキャリア
等による不具合が生じることが懸念される。このため、
本実施形態では、例えば１０５０℃、Ｎ2雰囲気で３０
分間の熱処理を施している。これにより、ｐ+型コンタ
クト領域８が形成されると共にＰｏｌｙ−Ｓｉ層１６に
ｐ+型領域１６ａが形成される。
熱処理を行なう。この際、ダイオードを形成し得る最低
限の熱処理に抑えることが重要である。これは、既にｎ
+型ソース領域９をＭＯＳＦＥＴ形成領域に形成してい
るため、必要以上の熱処理はＭＯＳＦＥＴ形成領域にお
けるｎ+型ソース領域９の拡散（接合）深さＸｊを増大
させ、ラッチアップ耐量低下などのデメリットを生じさ
せるためである。その反面、熱処理が不足すると、ダイ
オード形成領域においてＰｏｌｙ−Ｓｉ深さ方向にボロ
ンの濃度勾配が生じ、Ｐｏｌｙ−Ｓｉ層１６の表面でＰ
Ｎ接合がブレークし、例えば耐圧低下やホットキャリア
等による不具合が生じることが懸念される。このため、
本実施形態では、例えば１０５０℃、Ｎ2雰囲気で３０
分間の熱処理を施している。これにより、ｐ+型コンタ
クト領域８が形成されると共にＰｏｌｙ−Ｓｉ層１６に
ｐ+型領域１６ａが形成される。
【００４１】またこのとき、酸化膜１２の膜厚が薄くな
る領域の場所は、ｎ+型ソース領域９やｎ+型領域１６ｂ
の場所によって一義的に決定されるため、ｐ+型コンタ
クト領域８及びｐ+型領域１６ａがｎ+型ソース領域９や
ｎ+型領域１６ｂに対して自己整合的に形成される。
る領域の場所は、ｎ+型ソース領域９やｎ+型領域１６ｂ
の場所によって一義的に決定されるため、ｐ+型コンタ
クト領域８及びｐ+型領域１６ａがｎ+型ソース領域９や
ｎ+型領域１６ｂに対して自己整合的に形成される。
【００４２】この後、酸化膜１２にコンタクトホール１
２ａ、１２ｂを形成したのち、配線層１３、１７をパタ
ーニングすると共にｎ+型基板４の裏面にコレクタ電極
１４を形成し、さらにウェハ３の表面を保護膜１８で覆
うことによって図１に示す半導体装置が完成する。
２ａ、１２ｂを形成したのち、配線層１３、１７をパタ
ーニングすると共にｎ+型基板４の裏面にコレクタ電極
１４を形成し、さらにウェハ３の表面を保護膜１８で覆
うことによって図１に示す半導体装置が完成する。
【００４３】以上説明したように、本実施形態では、酸
化膜の厚みの相違を利用し、ｐ+型コンタクト領域８と
Ｐｏｌｙ−Ｓｉ層におけるｐ+型領域を形成するための
マスクを酸化膜によって行っているため、ｐ+型コンタ
クト領域８及びｐ+型領域の形成のために必要とされる
マスクをなくすことができる。これにより、電力半導体
素子と共にツェナーダイオードを形成する半導体装置の
製造工程の簡略化を図ることができる。
化膜の厚みの相違を利用し、ｐ+型コンタクト領域８と
Ｐｏｌｙ−Ｓｉ層におけるｐ+型領域を形成するための
マスクを酸化膜によって行っているため、ｐ+型コンタ
クト領域８及びｐ+型領域の形成のために必要とされる
マスクをなくすことができる。これにより、電力半導体
素子と共にツェナーダイオードを形成する半導体装置の
製造工程の簡略化を図ることができる。
【００４４】さらに、従来では、ゲート電極１１を形成
するためのＰｏｌｙ−Ｓｉ層とツェナーダイオード形成
のためのＰｏｌｙ−Ｓｉ層とを別々に形成していたが、
本実施形態ではこれらのＰｏｌｙ−Ｓｉ層を共用化して
いるため、さらに半導体装置の製造工程の簡略化を図る
ことができる。
するためのＰｏｌｙ−Ｓｉ層とツェナーダイオード形成
のためのＰｏｌｙ−Ｓｉ層とを別々に形成していたが、
本実施形態ではこれらのＰｏｌｙ−Ｓｉ層を共用化して
いるため、さらに半導体装置の製造工程の簡略化を図る
ことができる。
【００４５】また、従来では、ゲート電極１１への不純
物ドープは、Ｐｏｌｙ−Ｓｉ層をウェハ全面に堆積後、
そのパターニング前にリンを導入することで行なってい
たが、本実施形態では、ｎ+型ソース領域９やｎ+型領域
１６ｂの形成のためのイオン注入とゲート電極１１の低
抵抗化のためのイオン注入とを兼用するようにしてお
り、この点においても製造工程の簡略化を図ることがで
きる。
物ドープは、Ｐｏｌｙ−Ｓｉ層をウェハ全面に堆積後、
そのパターニング前にリンを導入することで行なってい
たが、本実施形態では、ｎ+型ソース領域９やｎ+型領域
１６ｂの形成のためのイオン注入とゲート電極１１の低
抵抗化のためのイオン注入とを兼用するようにしてお
り、この点においても製造工程の簡略化を図ることがで
きる。
【００４６】（第２実施形態）次に、第２実施形態につ
いて、上記第１実施形態と相違する点を中心に説明す
る。なお、本実施形態において第１実施形態と同一構成
のものには同一符号を付してある。
いて、上記第１実施形態と相違する点を中心に説明す
る。なお、本実施形態において第１実施形態と同一構成
のものには同一符号を付してある。
【００４７】本実施形態では、上記第１実施形態の図２
（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパター
ニングした後、酸化膜２１を形成する前に、ＨＦを用い
たゲート酸化膜１０の一部除去をを行なうようにしてい
る。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓ
ｉ層をパターニング後に、パターニングされたＰｏｌｙ
−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエ
ッチングを施すことで、図４（ｂ）に示すように、ゲー
ト酸化膜１０の露出部分を除去する。このとき、ウェッ
トエッチングの条件をゲート酸化膜１０のうちゲート電
極１１の下方に位置する部分もオーバエッチされる条件
とし、ゲート電極１１の側端角部の下方も露出させるよ
うにする。例えば、ゲート酸化膜１０の膜厚が６００Å
の場合には、４：１のＨＦで２０〜３０％のオーバエッ
チを行なう条件とする。
（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパター
ニングした後、酸化膜２１を形成する前に、ＨＦを用い
たゲート酸化膜１０の一部除去をを行なうようにしてい
る。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓ
ｉ層をパターニング後に、パターニングされたＰｏｌｙ
−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエ
ッチングを施すことで、図４（ｂ）に示すように、ゲー
ト酸化膜１０の露出部分を除去する。このとき、ウェッ
トエッチングの条件をゲート酸化膜１０のうちゲート電
極１１の下方に位置する部分もオーバエッチされる条件
とし、ゲート電極１１の側端角部の下方も露出させるよ
うにする。例えば、ゲート酸化膜１０の膜厚が６００Å
の場合には、４：１のＨＦで２０〜３０％のオーバエッ
チを行なう条件とする。
【００４８】なお、このとき、ダイオード形成領域、す
なわちＬＯＣＯＳ酸化膜１５上におけるＰｏｌｙ−Ｓｉ
層１６の周縁角部下方も同様に、ＬＯＣＯＳ酸化膜１５
の表面が侵食されることにより露出されるようになる。
なわちＬＯＣＯＳ酸化膜１５上におけるＰｏｌｙ−Ｓｉ
層１６の周縁角部下方も同様に、ＬＯＣＯＳ酸化膜１５
の表面が侵食されることにより露出されるようになる。
【００４９】そして、この状態で図２（ｂ）と同様、熱
酸化を行ない、エピ層５の表面、ゲート電極１１及びＰ
ｏｌｙ−Ｓｉ層１６の表面を覆うように酸化膜２１を形
成する（図４（ｃ）参照）。このとき、上記した図４
（ｂ）に示す工程において、ゲート電極１１の端部の下
方まで露出するようにしていることから、この領域にお
いてＰｏｌｙ−Ｓｉの酸化が促進される。これにより、
ゲート電極１１の端部が酸化によって丸まり、曲率半径
が大きくなる。また、同時にダイオード形成領域におい
てもＰｏｌｙ−Ｓｉ層１６の端部も酸化によって丸めら
れる。
酸化を行ない、エピ層５の表面、ゲート電極１１及びＰ
ｏｌｙ−Ｓｉ層１６の表面を覆うように酸化膜２１を形
成する（図４（ｃ）参照）。このとき、上記した図４
（ｂ）に示す工程において、ゲート電極１１の端部の下
方まで露出するようにしていることから、この領域にお
いてＰｏｌｙ−Ｓｉの酸化が促進される。これにより、
ゲート電極１１の端部が酸化によって丸まり、曲率半径
が大きくなる。また、同時にダイオード形成領域におい
てもＰｏｌｙ−Ｓｉ層１６の端部も酸化によって丸めら
れる。
【００５０】また、このときの酸化をウェット酸化で行
なえば、ゲート電極１１の端部の下方においてゲート酸
化膜１０の膜厚がゲート電極１１の中央付近の平坦部よ
りも厚くなるように成長し、ゲート電極１１の端部を持
ち上げ、ゲート電極１１の端部にテーパが生じる。すな
わち、ゲート電極１１を構成するＰｏｌｙ−Ｓｉの端部
で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉの
消費が進み、ゲート電極１１の角部の曲率半径が大きく
されると共に、その領域におけるゲート酸化膜１０の膜
厚を厚くすることができる。
なえば、ゲート電極１１の端部の下方においてゲート酸
化膜１０の膜厚がゲート電極１１の中央付近の平坦部よ
りも厚くなるように成長し、ゲート電極１１の端部を持
ち上げ、ゲート電極１１の端部にテーパが生じる。すな
わち、ゲート電極１１を構成するＰｏｌｙ−Ｓｉの端部
で酸化が促進され、その領域においてＰｏｌｙ−Ｓｉの
消費が進み、ゲート電極１１の角部の曲率半径が大きく
されると共に、その領域におけるゲート酸化膜１０の膜
厚を厚くすることができる。
【００５１】以降の工程（図２（ｃ）、図３（ａ）〜
（ｃ）参照）は、上記第１実施形態と同様である。な
お、本第２実施形態では、図３（ｂ）に示す熱酸化工程
は、上述の図３（ｃ）におけるボロン注入時のマスク形
成工程として機能することに加え、ゲート電極１１及び
ｎ+型ソース領域９を増速酸化効果により、さらにゲー
ト電極１１の端部の曲率半径を大きくすると共に、ゲー
ト電極１１の端部の下方におけるゲート酸化膜１０の膜
厚を厚くする工程としても機能する。
（ｃ）参照）は、上記第１実施形態と同様である。な
お、本第２実施形態では、図３（ｂ）に示す熱酸化工程
は、上述の図３（ｃ）におけるボロン注入時のマスク形
成工程として機能することに加え、ゲート電極１１及び
ｎ+型ソース領域９を増速酸化効果により、さらにゲー
ト電極１１の端部の曲率半径を大きくすると共に、ゲー
ト電極１１の端部の下方におけるゲート酸化膜１０の膜
厚を厚くする工程としても機能する。
【００５２】以上説明したように、本第２実施形態で
は、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニ
ングした後に、ゲート酸化膜１０をゲート電極１１の側
端下部に位置する部分までエッチングするようにしてい
る。これにより、その後の熱酸化によりゲート電極１１
の端部１０の曲率半径を大きくし、同端部においてゲー
ト酸化膜１０の膜厚を厚くすることが可能となる。そし
て、ソース領域９を形成する際のイオン注入とゲート電
極１１へのイオン注入を兼用することにより、製造工程
の簡略化を図ることができると共に、イオン注入後に熱
処理を行なうことで、よりゲート電極１１の端部の曲率
半径を大きくすることができ、また、ゲート電極１１の
端部においてゲート酸化膜１０の膜厚を厚くすることが
できる。
は、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニ
ングした後に、ゲート酸化膜１０をゲート電極１１の側
端下部に位置する部分までエッチングするようにしてい
る。これにより、その後の熱酸化によりゲート電極１１
の端部１０の曲率半径を大きくし、同端部においてゲー
ト酸化膜１０の膜厚を厚くすることが可能となる。そし
て、ソース領域９を形成する際のイオン注入とゲート電
極１１へのイオン注入を兼用することにより、製造工程
の簡略化を図ることができると共に、イオン注入後に熱
処理を行なうことで、よりゲート電極１１の端部の曲率
半径を大きくすることができ、また、ゲート電極１１の
端部においてゲート酸化膜１０の膜厚を厚くすることが
できる。
【００５３】一般的に、図１に示されるようなＭＯＳＦ
ＥＴにおいては、ゲート−ソース間の耐圧がゲート電極
１１の端部の絶縁耐圧で決まる。これは、ゲート電極１
１がその中央付近の平坦部に対して端部角部での曲率半
径が小さいために電界集中が生じることによる。
ＥＴにおいては、ゲート−ソース間の耐圧がゲート電極
１１の端部の絶縁耐圧で決まる。これは、ゲート電極１
１がその中央付近の平坦部に対して端部角部での曲率半
径が小さいために電界集中が生じることによる。
【００５４】これに対し、本実施形態におけるＭＯＳＦ
ＥＴではゲート電極１１の端部の曲率半径を大きくし、
ゲート電極１１の端部におけるゲート酸化膜１０の膜厚
を厚くした構成としているため、ゲート酸化膜１０の絶
縁耐圧や寿命を向上させることができる。また、ダイオ
ード形成領域においてもＰｏｌｙ−Ｓｉ層１６の周縁部
において、その角部が丸められている。従って、ｎ-型
エピ層（ドレイン側）に高電圧のサージが印加された場
合であっても、その際の電界集中を抑制することがで
き、リーク防止、絶縁破壊防止に効果がある。
ＥＴではゲート電極１１の端部の曲率半径を大きくし、
ゲート電極１１の端部におけるゲート酸化膜１０の膜厚
を厚くした構成としているため、ゲート酸化膜１０の絶
縁耐圧や寿命を向上させることができる。また、ダイオ
ード形成領域においてもＰｏｌｙ−Ｓｉ層１６の周縁部
において、その角部が丸められている。従って、ｎ-型
エピ層（ドレイン側）に高電圧のサージが印加された場
合であっても、その際の電界集中を抑制することがで
き、リーク防止、絶縁破壊防止に効果がある。
【００５５】なお、本第２実施形態では、ゲート電極１
１を酸化膜１２で覆うようにしているが、図５に示すよ
うに、酸化膜１２の上にさらに流動性の良好なＢＰＳＧ
等の絶縁膜３０を成膜するようにしても良い。なお、図
５は、ＭＯＳＦＥＴ形成領域のみを示している。
１を酸化膜１２で覆うようにしているが、図５に示すよ
うに、酸化膜１２の上にさらに流動性の良好なＢＰＳＧ
等の絶縁膜３０を成膜するようにしても良い。なお、図
５は、ＭＯＳＦＥＴ形成領域のみを示している。
【００５６】これは、第２実施形態に示すようにゲート
電極１１を酸化膜１２のみで覆うようにした場合、図５
中に示すようにゲート電極１１の端部の近傍において酸
化膜１２にスリットが入る可能性があることが実験によ
り確認されたためであり、酸化膜１２の上に流動性の良
好な絶縁膜３０を成膜することで、そのようなスリット
を埋めることができる。これにより、素子の信頼性をよ
り高くすることが可能となる。
電極１１を酸化膜１２のみで覆うようにした場合、図５
中に示すようにゲート電極１１の端部の近傍において酸
化膜１２にスリットが入る可能性があることが実験によ
り確認されたためであり、酸化膜１２の上に流動性の良
好な絶縁膜３０を成膜することで、そのようなスリット
を埋めることができる。これにより、素子の信頼性をよ
り高くすることが可能となる。
【００５７】（他の実施形態）上記実施形態において
は、電力用半導体素子として縦型パワーＭＯＳＦＥＴを
例に挙げて説明したが、この他の素子、例えば基板とし
てｐ型基板を使用し、ＩＧＢＴと共にツェナーダイオー
ドを形成する場合においても本発明を適用することが可
能である。
は、電力用半導体素子として縦型パワーＭＯＳＦＥＴを
例に挙げて説明したが、この他の素子、例えば基板とし
てｐ型基板を使用し、ＩＧＢＴと共にツェナーダイオー
ドを形成する場合においても本発明を適用することが可
能である。
【００５８】また、ダイオード構造としては、上記第
１、第２実施形態で図示したものに限らず、例えば、特
開平６−１９６７０６号公報（米国特許第５４７５２５
８号明細書）に提案されているように、Ｐｏｌｙ−Ｓｉ
よりなるリング状の複数の等電位プレートを介挿するよ
うに構成したダイオード構造としても良い。
１、第２実施形態で図示したものに限らず、例えば、特
開平６−１９６７０６号公報（米国特許第５４７５２５
８号明細書）に提案されているように、Ｐｏｌｙ−Ｓｉ
よりなるリング状の複数の等電位プレートを介挿するよ
うに構成したダイオード構造としても良い。
【００５９】また、上記実施形態では、ｎチャネル型の
縦型パワーＭＯＳＦＥＴと共にツェナーダイオードを形
成する場合について説明したが、ｐチャネル型の縦型パ
ワーＭＯＳＦＥＴの場合であっても本発明を適用するこ
とが可能である。
縦型パワーＭＯＳＦＥＴと共にツェナーダイオードを形
成する場合について説明したが、ｐチャネル型の縦型パ
ワーＭＯＳＦＥＴの場合であっても本発明を適用するこ
とが可能である。
【図１】本発明の第１実施形態における半導体装置の製
造方法を用いて製造した半導体装置の断面構成を示す図
である。
造方法を用いて製造した半導体装置の断面構成を示す図
である。
【図２】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図３】図２に続く半導体装置の製造工程を示す図であ
る。
る。
【図４】本発明の第２実施形態における半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図５】酸化膜の上に流動性の良好な絶縁膜を成膜した
場合の半導体装置の断面構成を示す図である。
場合の半導体装置の断面構成を示す図である。
【図６】従来の半導体装置の製造工程を示す図である。
１…縦型パワーＭＯＳＦＥＴ、２…Ｐｏｌｙ−Ｓｉツェ
ナーダイオード、３…ウェハ、６…ｐ型ベース領域、７
…ｐ型ディープベース領域、８…ｐ+型コンタクト領
域、９…ｎ+型ソース領域、１０…ゲート酸化膜、１１
…ゲート電極、１２…酸化膜、１６…Ｐｏｌｙ−Ｓｉ
層、１６ａ…ｐ+型領域、１６ｂ…ｎ+型領域。
ナーダイオード、３…ウェハ、６…ｐ型ベース領域、７
…ｐ型ディープベース領域、８…ｐ+型コンタクト領
域、９…ｎ+型ソース領域、１０…ゲート酸化膜、１１
…ゲート電極、１２…酸化膜、１６…Ｐｏｌｙ−Ｓｉ
層、１６ａ…ｐ+型領域、１６ｂ…ｎ+型領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年９月１４日（２００１．９．１
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】この後、酸化膜１２にコンタクトホール１
２ａ、１２ｂを形成したのち、配線層１３、１７をパタ
ーニングすると共にｎ+型基板４の裏面にドレイン電極
１４を形成し、さらにウェハ３の表面を保護膜１８で覆
うことによって図１に示す半導体装置が完成する。
２ａ、１２ｂを形成したのち、配線層１３、１７をパタ
ーニングすると共にｎ+型基板４の裏面にドレイン電極
１４を形成し、さらにウェハ３の表面を保護膜１８で覆
うことによって図１に示す半導体装置が完成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】本実施形態では、上記第１実施形態の図２
（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパター
ニングした後、酸化膜２１を形成する前に、ＨＦを用い
たゲート酸化膜１０の一部除去を行なうようにしてい
る。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓ
ｉ層をパターニング後に、パターニングされたＰｏｌｙ
−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエ
ッチングを施すことで、図４（ｂ）に示すように、ゲー
ト酸化膜１０の露出部分を除去する。このとき、ウェッ
トエッチングの条件をゲート酸化膜１０のうちゲート電
極１１の下方に位置する部分もオーバエッチされる条件
とし、ゲート電極１１の側端角部の下方も露出させるよ
うにする。例えば、ゲート酸化膜１０の膜厚が６００Å
の場合には、４：１のＨＦで２０〜３０％のオーバエッ
チを行なう条件とする。
（ｂ）に示す工程において、Ｐｏｌｙ−Ｓｉ層をパター
ニングした後、酸化膜２１を形成する前に、ＨＦを用い
たゲート酸化膜１０の一部除去を行なうようにしてい
る。すなわち、図４（ａ）に示すように、Ｐｏｌｙ−Ｓ
ｉ層をパターニング後に、パターニングされたＰｏｌｙ
−Ｓｉ層（ゲート電極１１）をマスクとしたウェットエ
ッチングを施すことで、図４（ｂ）に示すように、ゲー
ト酸化膜１０の露出部分を除去する。このとき、ウェッ
トエッチングの条件をゲート酸化膜１０のうちゲート電
極１１の下方に位置する部分もオーバエッチされる条件
とし、ゲート電極１１の側端角部の下方も露出させるよ
うにする。例えば、ゲート酸化膜１０の膜厚が６００Å
の場合には、４：１のＨＦで２０〜３０％のオーバエッ
チを行なう条件とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】以上説明したように、本第２実施形態で
は、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニ
ングした後に、ゲート酸化膜１０をゲート電極１１の側
端下部に位置する部分までエッチングするようにしてい
る。これにより、その後の熱酸化によりゲート電極１１
の端部の曲率半径を大きくし、同端部においてゲート酸
化膜１０の膜厚を厚くすることが可能となる。そして、
ソース領域９を形成する際のイオン注入とゲート電極１
１へのイオン注入を兼用することにより、製造工程の簡
略化を図ることができると共に、イオン注入後に熱処理
を行なうことで、よりゲート電極１１の端部の曲率半径
を大きくすることができ、また、ゲート電極１１の端部
においてゲート酸化膜１０の膜厚を厚くすることができ
る。
は、ゲート電極１１となるＰｏｌｙ−Ｓｉ層をパターニ
ングした後に、ゲート酸化膜１０をゲート電極１１の側
端下部に位置する部分までエッチングするようにしてい
る。これにより、その後の熱酸化によりゲート電極１１
の端部の曲率半径を大きくし、同端部においてゲート酸
化膜１０の膜厚を厚くすることが可能となる。そして、
ソース領域９を形成する際のイオン注入とゲート電極１
１へのイオン注入を兼用することにより、製造工程の簡
略化を図ることができると共に、イオン注入後に熱処理
を行なうことで、よりゲート電極１１の端部の曲率半径
を大きくすることができ、また、ゲート電極１１の端部
においてゲート酸化膜１０の膜厚を厚くすることができ
る。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/866 (72)発明者 戸松 裕 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F048 AA09 AC10 BA01 CB06 DA09
Claims (6)
- 【請求項１】 半導体基板上に電力用半導体素子（１）
と共にダイオード（２）を形成する半導体装置の製造方
法において、 第１導電型の半導体層（５）を有する半導体基板（３）
を用意する工程と、 前記半導体層上に絶縁膜（１０、１５）を形成する工程
と、 前記絶縁膜上に電極材を配置したのち前記電極材をパタ
ーニングすることで、前記電極材を前記電力用半導体素
子形成領域上と前記ダイオード形成領域上に残す工程
と、 前記半導体層の表層部に第２導電型のチャネル形成領域
を形成する工程と、 前記半導体基板の所定領域をマスクしたのち第１導電型
不純物を注入することで、前記電力用半導体素子形成領
域における前記電極材によってゲート電極（１１）を形
成すると共に前記チャネル形成領域の表層部に第１導電
型のソース領域（９）を形成し、さらに前記ダイオード
形成領域における前記電極材（１６）の所定領域に第１
導電型領域（１６ｂ）を形成する工程と、 熱処理を行い、前記ゲート電極と前記ソース領域を含む
前記チャネル形成領域、及び前記ダイオード形成領域に
おける前記第１導電型領域を含む前記電極材の表面を酸
化し、該表面に酸化膜（１２）を形成する工程と、 前記酸化膜をマスクとして第２導電型不純物をイオン注
入し、前記チャネル形成領域の表層部にコンタクト領域
（８）を形成すると共に、前記ダイオード形成領域にお
ける前記電極材に第２導電型領域（１６ａ）を形成する
工程と、を含んでいることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記酸化膜を形成する工程では、前記ゲ
ート電極の表面、前記ソース領域の表面、及び前記第１
導電型領域の表面において増速酸化され、 前記コンタクト領域及び前記第２導電型領域を形成する
工程では、前記酸化膜のうち増速酸化されていない領域
において前記第２導電型不純物を通過させることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記酸化膜を形成する工程では、８７５
℃のウェット雰囲気にて前記酸化膜を形成することを特
徴とする請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項４】 前記コンタクト領域及び前記第２導電型
領域を形成する工程では、エネルギー６０ｋｅＶとした
イオン注入によって行うことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に電力用半導体素子（１）
と共にダイオード（２）を形成する半導体装置の製造方
法において、 ｎ型半導体層（５）を有する半導体基板（３）を用意す
る工程と、 前記ｎ型半導体層上に絶縁膜（１０、１５）を形成する
工程と、 前記絶縁膜上に電極材を配置したのち前記電極材をパタ
ーニングすることで、前記電極材を前記電力用半導体素
子形成領域上と前記ダイオード形成領域上に残す工程
と、 前記ｎ型半導体層の表層部にｐ型チャネル形成領域を形
成する工程と、 前記半導体基板の所定領域をマスクしたのちｎ型不純物
を注入することで、前記電力用半導体素子形成領域にお
ける前記電極材によってゲート電極（１１）を形成する
と共に前記ｐ型チャネル形成領域の表層部にｎ型ソース
領域（９）を形成し、さらに前記ダイオード形成領域に
おける前記電極材（１６）の所定領域にｎ型領域（１６
ｂ）を形成する工程と、 熱処理を行い、前記ゲート電極と前記ｎ型ソース領域を
含む前記チャネル形成領域、及び前記ダイオード形成領
域における前記ｎ型領域を含む前記電極材の表面を酸化
し、該表面に酸化膜（１２）を形成する工程と、 前記酸化膜をマスクとしてｐ型不純物をイオン注入し、
前記ｐ型チャネル形成領域の表層部にｐ型コンタクト領
域（８）を形成すると共に、前記ダイオード形成領域に
おける前記電極材にｐ型領域（１６ａ）を形成する工程
と、を含んでいることを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記電極材のパターニングの後であっ
て、前記酸化膜（１２）の形成前に、前記電力用半導体
素子形成領域における前記電極材の側端部直下に位置す
る前記絶縁膜（１０）を除去し、当該電極材の側端角部
を露出する工程を含むことを特徴とする請求項１乃至５
のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2000211503 | 2000-07-12 | ||
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| JP4857493B2 JP4857493B2 (ja) | 2012-01-18 |
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| JP2001210971A Expired - Fee Related JP4857493B2 (ja) | 2000-07-12 | 2001-07-11 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739861B1 (ko) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | 제너 다이오드 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02177476A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
| JPH04139766A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | 縦型ｍｏｓ電界郊果トランジスタおよびその製造方法 |
| JPH04180238A (ja) * | 1990-11-14 | 1992-06-26 | Ricoh Co Ltd | Ｄｍｏｓ型半導体装置の製造方法 |
| JPH0945905A (ja) * | 1995-07-28 | 1997-02-14 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
| JPH11251443A (ja) * | 1998-02-26 | 1999-09-17 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH11261058A (ja) * | 1998-03-09 | 1999-09-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2000012843A (ja) * | 1998-06-18 | 2000-01-14 | Rohm Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
-
2001
- 2001-07-11 JP JP2001210971A patent/JP4857493B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739861B1 (ko) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | 제너 다이오드 |
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|---|---|
| JP4857493B2 (ja) | 2012-01-18 |
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