JPH11135783A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH11135783A JPH11135783A JP29973797A JP29973797A JPH11135783A JP H11135783 A JPH11135783 A JP H11135783A JP 29973797 A JP29973797 A JP 29973797A JP 29973797 A JP29973797 A JP 29973797A JP H11135783 A JPH11135783 A JP H11135783A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
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Abstract
(57)【要約】
【課題】 降伏電圧波形がハードで降伏電圧値の製造バ
ラツキ及び製品変動が小さい双方向性ダイオードを有す
るＭＯＳトランジスタ及びその製造方法を提供する。 【解決手段】 フィールド酸化膜３４表面に形成したポ
リシリコンブロック５１表面にホウ素イオン注入層４４
ａを形成する。その後、ゲート電極４０をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しエピタ
キシャル層３３表面層にＮ型ベース領域３５を形成する
ときの熱拡散でホウ素イオン注入層４４ａを拡散してポ
リシリコンブロック５１全体をＰ型ポリシリコン層４４
にする。その後、レジストパターン５３をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しベース
領域３５にＮ+ 型コンタクトベース領域３７を形成する
ときに同時にＰ型ポリシリコン層４４の両端部及び中央
部にＮ+ 型ポリシリコン層４３を形成して、Ｎ+ ／Ｐ／
Ｎ+ ／Ｐ／Ｎ+ の導電型構造を有する双方向性ダイオー
ド４２を形成する。
ラツキ及び製品変動が小さい双方向性ダイオードを有す
るＭＯＳトランジスタ及びその製造方法を提供する。 【解決手段】 フィールド酸化膜３４表面に形成したポ
リシリコンブロック５１表面にホウ素イオン注入層４４
ａを形成する。その後、ゲート電極４０をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しエピタ
キシャル層３３表面層にＮ型ベース領域３５を形成する
ときの熱拡散でホウ素イオン注入層４４ａを拡散してポ
リシリコンブロック５１全体をＰ型ポリシリコン層４４
にする。その後、レジストパターン５３をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しベース
領域３５にＮ+ 型コンタクトベース領域３７を形成する
ときに同時にＰ型ポリシリコン層４４の両端部及び中央
部にＮ+ 型ポリシリコン層４３を形成して、Ｎ+ ／Ｐ／
Ｎ+ ／Ｐ／Ｎ+ の導電型構造を有する双方向性ダイオー
ド４２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びその製造方法に関し、特に、ポリシリコンからな
る双方向性ダイオードを有するＭＯＳトランジスタ及び
その製造方法に関する。
タ及びその製造方法に関し、特に、ポリシリコンからな
る双方向性ダイオードを有するＭＯＳトランジスタ及び
その製造方法に関する。
【０００２】
【従来の技術】従来のＰ型パワーＭＯＳＦＥＴを図３を
参照して説明する。図において、１は半導体本体で、Ｐ
+ 型半導体基板２と、この半導体基板２表面上に形成し
たエピタキシャル層３とからなる。エピタキシャル層３
はセル部Ａと表面に厚いシリコン酸化膜のフィールド絶
縁膜４が形成されたフィールド部Ｂとに区分され、セル
部Ａはこの表面層内に選択的に形成したＮ型ベース領域
５と、このベース領域５の表面層内に選択的に形成した
Ｐ+ 型ソース領域６及びＮ+型コンタクトベース領域７
と、ベース領域５、ソース領域６及びコンタクトベース
領域７が形成されたエピタキシャル層３の元のままの領
域であるＰ- 型ドレイン領域８とを含んでいる。セル部
Ａ表面のソース領域６とドレイン領域８とによって挟ま
れた位置を含むところにゲート酸化膜９を介してポリシ
リコンのゲート電極１０を形成している。フィールド部
Ｂはこの表面層内に選択的に形成したＮ型ウェル１１を
含んでいる。フィールド部Ｂの表面上にはフィールド絶
縁膜４を介して、ポリシリコンの双方向性ダイオード１
２を形成している。双方向性ダイオード１２はＰ+ 型ポ
リシリコン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポ
リシリコン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポ
リシリコン層１３の直列接続により構成されている。ゲ
ート電極１０及び双方向性ダイオード１２が形成された
半導体本体１上に層間絶縁膜１５が形成されている。層
間絶縁膜１５が形成されたセル部Ａ上からフィールド部
Ｂ上に跨がって、層間絶縁膜１５のコンタクトホールを
通してソース領域６及びコンタクトベース領域７と双方
向性ダイオード１２の一端側のＰ+ 型ポリシリコン層１
３とを電気的接続したソース電極１６が形成され、フィ
ールド部Ｂ上に層間絶縁膜１５のコンタクトホールを通
して双方向性ダイオード１２の他端側のＰ+ 型ポリシリ
コン層１３と電気的接続したゲートパッド１７が形成さ
れている。尚、図示していないが、ゲート電極１０は同
時に形成されたゲートポリシリコン配線層と，このゲー
トポリシリコン配線層上にソース電極１６及びゲートパ
ッド１７と同時に形成されたゲート金属配線層とにより
ゲートパッド１７に電気的に接続されている。
参照して説明する。図において、１は半導体本体で、Ｐ
+ 型半導体基板２と、この半導体基板２表面上に形成し
たエピタキシャル層３とからなる。エピタキシャル層３
はセル部Ａと表面に厚いシリコン酸化膜のフィールド絶
縁膜４が形成されたフィールド部Ｂとに区分され、セル
部Ａはこの表面層内に選択的に形成したＮ型ベース領域
５と、このベース領域５の表面層内に選択的に形成した
Ｐ+ 型ソース領域６及びＮ+型コンタクトベース領域７
と、ベース領域５、ソース領域６及びコンタクトベース
領域７が形成されたエピタキシャル層３の元のままの領
域であるＰ- 型ドレイン領域８とを含んでいる。セル部
Ａ表面のソース領域６とドレイン領域８とによって挟ま
れた位置を含むところにゲート酸化膜９を介してポリシ
リコンのゲート電極１０を形成している。フィールド部
Ｂはこの表面層内に選択的に形成したＮ型ウェル１１を
含んでいる。フィールド部Ｂの表面上にはフィールド絶
縁膜４を介して、ポリシリコンの双方向性ダイオード１
２を形成している。双方向性ダイオード１２はＰ+ 型ポ
リシリコン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポ
リシリコン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポ
リシリコン層１３の直列接続により構成されている。ゲ
ート電極１０及び双方向性ダイオード１２が形成された
半導体本体１上に層間絶縁膜１５が形成されている。層
間絶縁膜１５が形成されたセル部Ａ上からフィールド部
Ｂ上に跨がって、層間絶縁膜１５のコンタクトホールを
通してソース領域６及びコンタクトベース領域７と双方
向性ダイオード１２の一端側のＰ+ 型ポリシリコン層１
３とを電気的接続したソース電極１６が形成され、フィ
ールド部Ｂ上に層間絶縁膜１５のコンタクトホールを通
して双方向性ダイオード１２の他端側のＰ+ 型ポリシリ
コン層１３と電気的接続したゲートパッド１７が形成さ
れている。尚、図示していないが、ゲート電極１０は同
時に形成されたゲートポリシリコン配線層と，このゲー
トポリシリコン配線層上にソース電極１６及びゲートパ
ッド１７と同時に形成されたゲート金属配線層とにより
ゲートパッド１７に電気的に接続されている。
【０００３】次に製造方法を図４（ａ）〜（ｅ）と図３
を参照して説明する。図４（ａ）に示すように、Ｐ+ 型
半導体基板２表面上にＰ型不純物を低濃度に含んだエピ
タキシャル層３を成長させた半導体本体１の表面層内に
選択的にＮ型ウェル１１を形成し、Ｎ型ウェル１１表面
に熱酸化による厚いシリコン酸化膜のフィールド絶縁膜
４を形成して、エピタキシャル層３をフィールド絶縁膜
４から露出するセル部Ａとフィールド絶縁膜４が形成さ
れたフィールド部Ｂとに区分し、そのセル部Ａ上に熱酸
化により薄いシリコン酸化膜のゲート絶縁膜９を形成
し、その後フィールド絶縁膜４及びゲート絶縁膜９表面
にポリシリコン膜２０を堆積する。次に図４（ｂ）に示
すように、レジストパターンをマスクにポリシリコン膜
２０をエッチングによりパターニングして、セル部Ａ上
にゲート電極１０とフィールド部Ｂ上にポリシリコンブ
ロック２１を形成する。次に図４（ｃ）に示すようにゲ
ート電極１０をマスクにセル部Ａの表面層内に選択的に
ヒ素イオン又はリンイオンをイオン注入及び熱拡散して
Ｎ型ベース領域５を形成する。このとき露出されたポリ
シリコンブロック２１にも同時にヒ素イオン又はリンイ
オンがイオン注入及び熱拡散されＮ型ポリシリコン層１
４が形成される。次に図４（ｄ）に示すように、レジス
トパターン２２をマスクにセル部Ａのベース領域５表面
層内に選択的にヒ素イオン又はリンイオンをイオン注入
しレジストパターン２２を除去後に熱拡散してＮ+ 型コ
ンタクトベース領域７を形成する。このイオン注入のと
きＮ型ポリシリコン層１４はレジストパターン２２によ
りマスクされている。次に図４（ｅ）に示すように、ゲ
ート電極１０及びレジストパターン２３をマスクにセル
部Ａのベース領域５表面層（ベースコンタクト領域７を
含む）に選択的にホウ素イオン又は弗化ホウ素イオンを
イオン注入してＰ+ 型ソース領域６を形成する。ベース
領域５、コンタクトベース領域７及びソース領域６が形
成された後のセル部Ａのエピタキシャル層３の元のまま
の領域はＰ- 型ドレイン領域８となる。このとき同時に
Ｎ型ポリシリコン層１４の両端部及び中央部にも選択的
にホウ素イオン又は弗化ホウ素イオンをイオン注入して
Ｐ+ 型ポリシリコン層１３を形成し、Ｐ+ 型ポリシリコ
ン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポリシリコ
ン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポリシリコ
ン層１３の直列接続からなる双方向性ダイオード１２を
構成する。次に図３に示すように、以上の工程を完了し
た半導体本体１表面に層間絶縁膜１５を積層し、この層
をレジストパターンをマスクにエッチングしソース領域
６及びコンタクトベース領域７と双方向性ダイオード１
２の両端部のＰ+ 型ポリシリコン層１３，１３上にコン
タクトホールを開ける。そして、このとき使用したレジ
ストパターンを除去したあと、表面にアルミニウム膜を
積層し、レジストパターンをマスクに不要部分をエッチ
ングにより除去して、セル部Ａ上からフィールド部Ｂ上
に跨がって、層間絶縁膜１５のコンタクトホールを通し
てソース領域６及びコンタクトベース領域７と双方向性
ダイオード１２の一端側のＰ+ 型ポリシリコン層１３と
に電気的接続したソース電極１６を形成し、フィールド
部Ｂ上に層間絶縁膜１５のコンタクトホールを通して双
方向性ダイオード１２の他端側のＰ+ 型ポリシリコン層
１３に電気的接続したゲートパッド１７を形成する。最
後に半導体基板２の裏面に金属を蒸着してドレイン電極
１８を形成する。
を参照して説明する。図４（ａ）に示すように、Ｐ+ 型
半導体基板２表面上にＰ型不純物を低濃度に含んだエピ
タキシャル層３を成長させた半導体本体１の表面層内に
選択的にＮ型ウェル１１を形成し、Ｎ型ウェル１１表面
に熱酸化による厚いシリコン酸化膜のフィールド絶縁膜
４を形成して、エピタキシャル層３をフィールド絶縁膜
４から露出するセル部Ａとフィールド絶縁膜４が形成さ
れたフィールド部Ｂとに区分し、そのセル部Ａ上に熱酸
化により薄いシリコン酸化膜のゲート絶縁膜９を形成
し、その後フィールド絶縁膜４及びゲート絶縁膜９表面
にポリシリコン膜２０を堆積する。次に図４（ｂ）に示
すように、レジストパターンをマスクにポリシリコン膜
２０をエッチングによりパターニングして、セル部Ａ上
にゲート電極１０とフィールド部Ｂ上にポリシリコンブ
ロック２１を形成する。次に図４（ｃ）に示すようにゲ
ート電極１０をマスクにセル部Ａの表面層内に選択的に
ヒ素イオン又はリンイオンをイオン注入及び熱拡散して
Ｎ型ベース領域５を形成する。このとき露出されたポリ
シリコンブロック２１にも同時にヒ素イオン又はリンイ
オンがイオン注入及び熱拡散されＮ型ポリシリコン層１
４が形成される。次に図４（ｄ）に示すように、レジス
トパターン２２をマスクにセル部Ａのベース領域５表面
層内に選択的にヒ素イオン又はリンイオンをイオン注入
しレジストパターン２２を除去後に熱拡散してＮ+ 型コ
ンタクトベース領域７を形成する。このイオン注入のと
きＮ型ポリシリコン層１４はレジストパターン２２によ
りマスクされている。次に図４（ｅ）に示すように、ゲ
ート電極１０及びレジストパターン２３をマスクにセル
部Ａのベース領域５表面層（ベースコンタクト領域７を
含む）に選択的にホウ素イオン又は弗化ホウ素イオンを
イオン注入してＰ+ 型ソース領域６を形成する。ベース
領域５、コンタクトベース領域７及びソース領域６が形
成された後のセル部Ａのエピタキシャル層３の元のまま
の領域はＰ- 型ドレイン領域８となる。このとき同時に
Ｎ型ポリシリコン層１４の両端部及び中央部にも選択的
にホウ素イオン又は弗化ホウ素イオンをイオン注入して
Ｐ+ 型ポリシリコン層１３を形成し、Ｐ+ 型ポリシリコ
ン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポリシリコ
ン層１３−Ｎ型ポリシリコン層１４−Ｐ+ 型ポリシリコ
ン層１３の直列接続からなる双方向性ダイオード１２を
構成する。次に図３に示すように、以上の工程を完了し
た半導体本体１表面に層間絶縁膜１５を積層し、この層
をレジストパターンをマスクにエッチングしソース領域
６及びコンタクトベース領域７と双方向性ダイオード１
２の両端部のＰ+ 型ポリシリコン層１３，１３上にコン
タクトホールを開ける。そして、このとき使用したレジ
ストパターンを除去したあと、表面にアルミニウム膜を
積層し、レジストパターンをマスクに不要部分をエッチ
ングにより除去して、セル部Ａ上からフィールド部Ｂ上
に跨がって、層間絶縁膜１５のコンタクトホールを通し
てソース領域６及びコンタクトベース領域７と双方向性
ダイオード１２の一端側のＰ+ 型ポリシリコン層１３と
に電気的接続したソース電極１６を形成し、フィールド
部Ｂ上に層間絶縁膜１５のコンタクトホールを通して双
方向性ダイオード１２の他端側のＰ+ 型ポリシリコン層
１３に電気的接続したゲートパッド１７を形成する。最
後に半導体基板２の裏面に金属を蒸着してドレイン電極
１８を形成する。
【０００４】
【発明が解決しようとする課題】ところで、上記の従来
のＰ型パワーＭＯＳＦＥＴの双方向性ダイオード１２
は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコン層１
４をＰ+ 型ポリシリコン層１３で挟む導電型構造として
おり、その形成は、Ｎ型ポリシリコン層１４をベース領
域５と同時形成し、Ｐ+ 型ポリシリコン層１３をソース
領域６と同時形成しているため、双方向性ダイオード１
２及びセル部Ａを形成するための不純物ドーズ量をそれ
ぞれ独立に制御することができず、Ｐ+ 型ポリシリコン
層１３及びＮ型ポリシリコン層１４を形成するための不
純物ドーズ量は優先的に決定されるソース領域６及びベ
ース領域５を形成するための不純物ドーズ量と同一とな
る。ソース領域６を形成するためのホウ素又は弗化ホウ
素イオンのドーズ量は５×１０15ｃｍ-2程度に制御され
るため同時形成されるＰ+ 型ポリシリコン層１３の不純
物濃度を十分高くすることができない。またＰ+ ポリシ
リコン層１３をソース領域６と同時形成しており、ホウ
素イオン又は弗化ホウ素イオンのイオン注入後の熱拡散
がないため、Ｐ+ 型ポリシリコン層１３をポリシリコン
ブロック２１内に十分深く形成することができない。そ
のため、双方向性ダイオード１２の降伏電圧波形はソフ
トとなり、双方向性ダイオード１２の動作抵抗が大きく
なって、Ｐ型ＭＯＳトランジスタの静電破壊耐量が低く
なり、また双方向性ダイオード１２の降伏電圧値の製造
バラツキ及び製品での変動が大きいという問題がある。
また、Ｎ型ポリシリコン層１４の不純物濃度を単独に制
御できないため、双方向性ダイオード１２の降伏電圧値
を任意に制御できないという問題がある。従って、本発
明は上記の問題点を解決するためになされたもので、Ｐ
型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリ
シリコン層をＮ+ 型ポリシリコン層で挟む導電型構造と
し、Ｐ型ポリシリコン層の不純物濃度の制御をセル部と
は別工程で単独に制御することにより双方向性ダイオー
ドの降伏電圧波形をハード波形とし、双方向性ダイオー
ドの降伏電圧値の製造バラツキ及び製品変動を小さく、
かつ降伏電圧値を任意に制御可能なＭＯＳトランジスタ
及びその製造方法を提供することを目的とする。
のＰ型パワーＭＯＳＦＥＴの双方向性ダイオード１２
は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコン層１
４をＰ+ 型ポリシリコン層１３で挟む導電型構造として
おり、その形成は、Ｎ型ポリシリコン層１４をベース領
域５と同時形成し、Ｐ+ 型ポリシリコン層１３をソース
領域６と同時形成しているため、双方向性ダイオード１
２及びセル部Ａを形成するための不純物ドーズ量をそれ
ぞれ独立に制御することができず、Ｐ+ 型ポリシリコン
層１３及びＮ型ポリシリコン層１４を形成するための不
純物ドーズ量は優先的に決定されるソース領域６及びベ
ース領域５を形成するための不純物ドーズ量と同一とな
る。ソース領域６を形成するためのホウ素又は弗化ホウ
素イオンのドーズ量は５×１０15ｃｍ-2程度に制御され
るため同時形成されるＰ+ 型ポリシリコン層１３の不純
物濃度を十分高くすることができない。またＰ+ ポリシ
リコン層１３をソース領域６と同時形成しており、ホウ
素イオン又は弗化ホウ素イオンのイオン注入後の熱拡散
がないため、Ｐ+ 型ポリシリコン層１３をポリシリコン
ブロック２１内に十分深く形成することができない。そ
のため、双方向性ダイオード１２の降伏電圧波形はソフ
トとなり、双方向性ダイオード１２の動作抵抗が大きく
なって、Ｐ型ＭＯＳトランジスタの静電破壊耐量が低く
なり、また双方向性ダイオード１２の降伏電圧値の製造
バラツキ及び製品での変動が大きいという問題がある。
また、Ｎ型ポリシリコン層１４の不純物濃度を単独に制
御できないため、双方向性ダイオード１２の降伏電圧値
を任意に制御できないという問題がある。従って、本発
明は上記の問題点を解決するためになされたもので、Ｐ
型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリ
シリコン層をＮ+ 型ポリシリコン層で挟む導電型構造と
し、Ｐ型ポリシリコン層の不純物濃度の制御をセル部と
は別工程で単独に制御することにより双方向性ダイオー
ドの降伏電圧波形をハード波形とし、双方向性ダイオー
ドの降伏電圧値の製造バラツキ及び製品変動を小さく、
かつ降伏電圧値を任意に制御可能なＭＯＳトランジスタ
及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタは、低濃度Ｐ型ドレイン領域とＮ型ベース領域
と高濃度Ｐ型ソース領域と高濃度Ｎ型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、セル部の表面のソース
領域とドレイン領域に挟まれた位置に薄い絶縁膜を介し
て形成したポリシリコンのゲート電極と、厚い絶縁膜の
表面に形成し、Ｐ型ポリシリコン層とこれを挟む高濃度
Ｎ型ポリシリコン層とからなる双方向性ダイオードと、
ゲート電極及びダイオードが形成された半導体本体全面
に形成した層間絶縁膜と、層間絶縁膜の表面に形成し、
ソース領域及びコンタクトベース領域の表面とダイオー
ドの一端部とに電気的接続したソース電極と、層間絶縁
膜表面に形成し、ダイオードの他端部に電気的接続した
ゲートパッドとを具備している。上記手段によれば、Ｐ
型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリ
シリコン層を高濃度Ｎ型ポリシリコン層で挟む構造とし
ているので、双方向性ダイオードの降伏電圧波形はハー
ドとなり、また高濃度Ｎ型ポリシリコン層の不純物濃度
が高いため、層間絶縁膜の製造工程での汚染に対しても
高濃度Ｎ型ポリシリコン層の表面層は影響されず特性が
安定する。また本発明に係るＭＯＳトランジスタは、上
記のドレイン領域、ベース領域、ソース領域及びベース
コンタクト領域がエピタキシャル層に含まれる。本発明
に係るＭＯＳトランジスタの製造方法は、低濃度Ｐ型ド
レイン領域とＮ型ベース領域と高濃度Ｐ型ソース領域と
高濃度Ｎ型コンタクトベース領域とを含むセル部と厚い
絶縁膜を形成したフィールド部とに区分された半導体本
体と、セル部の表面のソース領域とドレイン領域に挟ま
れた位置に薄い絶縁膜を介して形成したポリシリコンの
ゲート電極と、厚い絶縁膜の表面に形成したポリシリコ
ンの双方向性ダイオードとを具備するＭＯＳトランジス
タの製造方法において、ダイオードはＰ型ポリシリコン
層とこれを挟む高濃度Ｎ型ポリシリコン層とからなり、
Ｐ型ポリシリコン層の形成のためのＰ型不純物のイオン
注入はベース領域の形成のためのＮ型不純物のイオン注
入後の熱拡散より先に行い、Ｐ型ポリシリコン層の形成
のための熱拡散はベース領域の形成のための熱拡散と同
時に行うことを特徴とする。上記手段によれば、Ｐ型ポ
リシリコン層の形成のためのＰ型不純物のイオン注入は
ベース領域の形成のためのＮ型不純物のイオン注入後の
熱拡散より先に行い、Ｐ型ポリシリコン層の形成のため
の熱拡散はベース領域の形成のための熱拡散と同時に行
うので、Ｐ型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響することなくＰ型ポリシリコン層の拡散
深さを十分深くできる。また本発明に係るＭＯＳトラン
ジスタの製造方法は、上記手段において双方向性ダイオ
ードを所定段数形成することにより、ダイオードの降伏
電圧を所定値に制御することができる。また本発明に係
るＭＯＳトランジスタの製造方法は、半導体本体をセル
部と厚い絶縁膜を形成したフィールド部とに区分し、セ
ル部の表面に薄い絶縁膜を形成して後、厚い絶縁膜及び
薄い絶縁膜の表面にポリシリコン膜を堆積する第１工程
と、ポリシリコン膜をパターニングして薄い絶縁膜の表
面にゲート電極と厚い絶縁膜表面にポリシリコンブロッ
クを形成する第２工程と、第２工程完了後、半導体本体
表面にポリシリコンブロックの表面全面を露出させたレ
ジストパターンを形成し、このレジストパターンをマス
クにＰ型不純物をイオン注入してポリシリコンブロック
の表面にＰ型イオン注入層を形成する第３工程と、第３
工程完了後、ゲート電極をマスクにＮ型不純物をイオン
注入しその後熱拡散して、セル部の半導体表面層内にＮ
型ベース領域を形成し、ポリシリコンブロックをＰ型ポ
リシリコン層とする第４工程と、第４工程完了後、Ｐ型
ポリシリコン層の表面の少なくとも両端部及びベース領
域表面を部分的に露出させたレジストパターンを形成
し、このレジストパターンをマスクに高濃度Ｎ型不純物
をイオン注入しその後熱拡散して、ベース領域表面層に
高濃度Ｎ型コンタクトベース領域とＰ型ポリシリコン層
に高濃度Ｎ型ポリシリコン層とを形成し、ポリシリコン
ブロックを双方向性ダイオードとする第５工程と、第５
工程完了後、コンタクトベース領域及びダイオードの表
面を被覆させたレジストパターンを形成して後、このレ
ジストパターンとゲート電極をマスクに高濃度Ｐ型不純
物をドーピングさせてベース領域の表面層に高濃度Ｐ型
ソース領域を形成する第６工程と、第６工程完了後、半
導体本体表面に層間絶縁膜を堆積しパターニングしてソ
ース領域及びコンタクトベース領域とダイオード両端部
との表面を露出させて後、半導体表面にアルミニウム膜
を堆積しパターニングしてセル部からフィールド部に跨
がりソース領域とダイオードの一端部間を電気的接続す
るソース電極と、フィールド部の表面にダイオードの他
端部と電気的接続するゲートパッドとを形成する第７工
程とを含んでいる。上記手段によれば、Ｐ型ポリシリコ
ン層を形成するためのイオン注入をベース領域を形成す
るためのイオン注入後の熱拡散より先に行い、かつＰ型
ポリシリコン層を形成するためのイオン注入後の熱拡散
をベース領域を形成するためのイオン注入後の熱拡散に
より行うので、Ｐ型ポリシリコン層の不純物濃度の制御
はセル部とは独立に任意に行え、かつＰ型ポリシリコン
層の拡散深さはセル部の不純物濃度や拡散深さに影響す
ることなく十分深くでき、更に高濃度Ｎ型ポリシリコン
層を形成するためのイオン注入及び熱拡散はコンタクト
ベース領域を形成するためのイオン注入及び熱拡散と同
時に行うので、Ｎ+ 型ポリシリコン層は高不純物濃度に
形成でき、降伏電圧波形のハードで降伏電圧値の製造バ
ラツキ及び工程変動が小さく、降伏電圧値を任意に設定
できる双方向性ダイオードを有するＰ型ＭＯＳトランジ
スタを製造できる。また本発明に係るＭＯＳトランジス
タの製造方法は、上記のベース領域とソース領域とベー
スコンタクト領域とがエピタキシャル層に形成され、ベ
ース領域とソース領域とベースコンタクト領域が形成さ
れたエピタキシャル層の元のままの領域が低濃度Ｐ型ド
レイン領域となる。
ンジスタは、低濃度Ｐ型ドレイン領域とＮ型ベース領域
と高濃度Ｐ型ソース領域と高濃度Ｎ型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、セル部の表面のソース
領域とドレイン領域に挟まれた位置に薄い絶縁膜を介し
て形成したポリシリコンのゲート電極と、厚い絶縁膜の
表面に形成し、Ｐ型ポリシリコン層とこれを挟む高濃度
Ｎ型ポリシリコン層とからなる双方向性ダイオードと、
ゲート電極及びダイオードが形成された半導体本体全面
に形成した層間絶縁膜と、層間絶縁膜の表面に形成し、
ソース領域及びコンタクトベース領域の表面とダイオー
ドの一端部とに電気的接続したソース電極と、層間絶縁
膜表面に形成し、ダイオードの他端部に電気的接続した
ゲートパッドとを具備している。上記手段によれば、Ｐ
型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリ
シリコン層を高濃度Ｎ型ポリシリコン層で挟む構造とし
ているので、双方向性ダイオードの降伏電圧波形はハー
ドとなり、また高濃度Ｎ型ポリシリコン層の不純物濃度
が高いため、層間絶縁膜の製造工程での汚染に対しても
高濃度Ｎ型ポリシリコン層の表面層は影響されず特性が
安定する。また本発明に係るＭＯＳトランジスタは、上
記のドレイン領域、ベース領域、ソース領域及びベース
コンタクト領域がエピタキシャル層に含まれる。本発明
に係るＭＯＳトランジスタの製造方法は、低濃度Ｐ型ド
レイン領域とＮ型ベース領域と高濃度Ｐ型ソース領域と
高濃度Ｎ型コンタクトベース領域とを含むセル部と厚い
絶縁膜を形成したフィールド部とに区分された半導体本
体と、セル部の表面のソース領域とドレイン領域に挟ま
れた位置に薄い絶縁膜を介して形成したポリシリコンの
ゲート電極と、厚い絶縁膜の表面に形成したポリシリコ
ンの双方向性ダイオードとを具備するＭＯＳトランジス
タの製造方法において、ダイオードはＰ型ポリシリコン
層とこれを挟む高濃度Ｎ型ポリシリコン層とからなり、
Ｐ型ポリシリコン層の形成のためのＰ型不純物のイオン
注入はベース領域の形成のためのＮ型不純物のイオン注
入後の熱拡散より先に行い、Ｐ型ポリシリコン層の形成
のための熱拡散はベース領域の形成のための熱拡散と同
時に行うことを特徴とする。上記手段によれば、Ｐ型ポ
リシリコン層の形成のためのＰ型不純物のイオン注入は
ベース領域の形成のためのＮ型不純物のイオン注入後の
熱拡散より先に行い、Ｐ型ポリシリコン層の形成のため
の熱拡散はベース領域の形成のための熱拡散と同時に行
うので、Ｐ型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響することなくＰ型ポリシリコン層の拡散
深さを十分深くできる。また本発明に係るＭＯＳトラン
ジスタの製造方法は、上記手段において双方向性ダイオ
ードを所定段数形成することにより、ダイオードの降伏
電圧を所定値に制御することができる。また本発明に係
るＭＯＳトランジスタの製造方法は、半導体本体をセル
部と厚い絶縁膜を形成したフィールド部とに区分し、セ
ル部の表面に薄い絶縁膜を形成して後、厚い絶縁膜及び
薄い絶縁膜の表面にポリシリコン膜を堆積する第１工程
と、ポリシリコン膜をパターニングして薄い絶縁膜の表
面にゲート電極と厚い絶縁膜表面にポリシリコンブロッ
クを形成する第２工程と、第２工程完了後、半導体本体
表面にポリシリコンブロックの表面全面を露出させたレ
ジストパターンを形成し、このレジストパターンをマス
クにＰ型不純物をイオン注入してポリシリコンブロック
の表面にＰ型イオン注入層を形成する第３工程と、第３
工程完了後、ゲート電極をマスクにＮ型不純物をイオン
注入しその後熱拡散して、セル部の半導体表面層内にＮ
型ベース領域を形成し、ポリシリコンブロックをＰ型ポ
リシリコン層とする第４工程と、第４工程完了後、Ｐ型
ポリシリコン層の表面の少なくとも両端部及びベース領
域表面を部分的に露出させたレジストパターンを形成
し、このレジストパターンをマスクに高濃度Ｎ型不純物
をイオン注入しその後熱拡散して、ベース領域表面層に
高濃度Ｎ型コンタクトベース領域とＰ型ポリシリコン層
に高濃度Ｎ型ポリシリコン層とを形成し、ポリシリコン
ブロックを双方向性ダイオードとする第５工程と、第５
工程完了後、コンタクトベース領域及びダイオードの表
面を被覆させたレジストパターンを形成して後、このレ
ジストパターンとゲート電極をマスクに高濃度Ｐ型不純
物をドーピングさせてベース領域の表面層に高濃度Ｐ型
ソース領域を形成する第６工程と、第６工程完了後、半
導体本体表面に層間絶縁膜を堆積しパターニングしてソ
ース領域及びコンタクトベース領域とダイオード両端部
との表面を露出させて後、半導体表面にアルミニウム膜
を堆積しパターニングしてセル部からフィールド部に跨
がりソース領域とダイオードの一端部間を電気的接続す
るソース電極と、フィールド部の表面にダイオードの他
端部と電気的接続するゲートパッドとを形成する第７工
程とを含んでいる。上記手段によれば、Ｐ型ポリシリコ
ン層を形成するためのイオン注入をベース領域を形成す
るためのイオン注入後の熱拡散より先に行い、かつＰ型
ポリシリコン層を形成するためのイオン注入後の熱拡散
をベース領域を形成するためのイオン注入後の熱拡散に
より行うので、Ｐ型ポリシリコン層の不純物濃度の制御
はセル部とは独立に任意に行え、かつＰ型ポリシリコン
層の拡散深さはセル部の不純物濃度や拡散深さに影響す
ることなく十分深くでき、更に高濃度Ｎ型ポリシリコン
層を形成するためのイオン注入及び熱拡散はコンタクト
ベース領域を形成するためのイオン注入及び熱拡散と同
時に行うので、Ｎ+ 型ポリシリコン層は高不純物濃度に
形成でき、降伏電圧波形のハードで降伏電圧値の製造バ
ラツキ及び工程変動が小さく、降伏電圧値を任意に設定
できる双方向性ダイオードを有するＰ型ＭＯＳトランジ
スタを製造できる。また本発明に係るＭＯＳトランジス
タの製造方法は、上記のベース領域とソース領域とベー
スコンタクト領域とがエピタキシャル層に形成され、ベ
ース領域とソース領域とベースコンタクト領域が形成さ
れたエピタキシャル層の元のままの領域が低濃度Ｐ型ド
レイン領域となる。
【０００７】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＰ型パワーＭＯＳＦＥＴ及びその製造方法を図１及び
図２を参照して説明する。先ず構成を説明すると、図１
において、３１は半導体本体で、高濃度Ｐ型であるＰ+
型半導体基板３２と、この半導体基板３２表面上に形成
したエピタキシャル層３３とからなる。エピタキシャル
層３３はセル部Ａと表面に厚いシリコン酸化膜のフィー
ルド絶縁膜３４が形成されたフィールド部Ｂとに区分さ
れ、セル部Ａはこの表面層内に選択的に形成したＮ型ベ
ース領域３５と、このベース領域３５の表面層内に選択
的に形成した高濃度Ｐ型であるＰ+ 型ソース領域３６及
び高濃度Ｎ型であるＮ+ 型コンタクトベース領域３７
と、ベース領域３５、ソース領域３６及びコンタクトベ
ース領域３７が形成されたエピタキシャル層３３の元の
ままの領域である低濃度Ｐ型であるＰ- 型ドレイン領域
３８とを含んでいる。セル部Ａ表面のソース領域３６と
ドレイン領域３８とによって挟まれた位置を含むところ
に薄いシリコン酸化膜のゲート酸化膜３９を介してポリ
シリコンのゲート電極４０を形成している。フィールド
部Ｂはこの表面層内に選択的に形成したＮ型ウェル４１
を含んでいる。フィールド部Ｂの表面上にはフィールド
絶縁膜３４を介して、ポリシリコンの双方向性ダイオー
ド４２を形成している。双方向性ダイオード４２は高濃
度Ｎ型であるＮ+ 型ポリシリコン層４３−Ｐ型ポリシリ
コン層４４−Ｎ+ 型ポリシリコン層４３−Ｐ型ポリシリ
コン層４４−Ｎ+ 型ポリシリコン層４３の直列接続によ
り構成されている。ゲート電極４０及び双方向性ダイオ
ード４２が形成された半導体本体３１上に層間絶縁膜４
５が形成されている。層間絶縁膜４５が形成されたセル
部Ａ上からフィールド部Ｂ上に跨がって、層間絶縁膜４
５のコンタクトホールを通してソース領域３６及びコン
タクトベース領域３７と双方向性ダイオード４２の一端
側のＮ+ 型ポリシリコン層４３とに電気的接続したソー
ス電極４６が形成され、フィールド部Ｂ上に層間絶縁膜
４５のコンタクトホールを通して双方向性ダイオード４
２の他端側のＮ+ 型ポリシリコン層４３に電気的接続し
たゲートパッド４７が形成されている。尚、図示してい
ないが、ゲート電極４０は同時に形成されたゲートポリ
シリコン配線層と，このゲートポリシリコン配線層上に
ソース電極４６及びゲートパッド４７と同時に形成され
たゲート金属配線層とによりゲートパッド４７に電気的
に接続されている。
のＰ型パワーＭＯＳＦＥＴ及びその製造方法を図１及び
図２を参照して説明する。先ず構成を説明すると、図１
において、３１は半導体本体で、高濃度Ｐ型であるＰ+
型半導体基板３２と、この半導体基板３２表面上に形成
したエピタキシャル層３３とからなる。エピタキシャル
層３３はセル部Ａと表面に厚いシリコン酸化膜のフィー
ルド絶縁膜３４が形成されたフィールド部Ｂとに区分さ
れ、セル部Ａはこの表面層内に選択的に形成したＮ型ベ
ース領域３５と、このベース領域３５の表面層内に選択
的に形成した高濃度Ｐ型であるＰ+ 型ソース領域３６及
び高濃度Ｎ型であるＮ+ 型コンタクトベース領域３７
と、ベース領域３５、ソース領域３６及びコンタクトベ
ース領域３７が形成されたエピタキシャル層３３の元の
ままの領域である低濃度Ｐ型であるＰ- 型ドレイン領域
３８とを含んでいる。セル部Ａ表面のソース領域３６と
ドレイン領域３８とによって挟まれた位置を含むところ
に薄いシリコン酸化膜のゲート酸化膜３９を介してポリ
シリコンのゲート電極４０を形成している。フィールド
部Ｂはこの表面層内に選択的に形成したＮ型ウェル４１
を含んでいる。フィールド部Ｂの表面上にはフィールド
絶縁膜３４を介して、ポリシリコンの双方向性ダイオー
ド４２を形成している。双方向性ダイオード４２は高濃
度Ｎ型であるＮ+ 型ポリシリコン層４３−Ｐ型ポリシリ
コン層４４−Ｎ+ 型ポリシリコン層４３−Ｐ型ポリシリ
コン層４４−Ｎ+ 型ポリシリコン層４３の直列接続によ
り構成されている。ゲート電極４０及び双方向性ダイオ
ード４２が形成された半導体本体３１上に層間絶縁膜４
５が形成されている。層間絶縁膜４５が形成されたセル
部Ａ上からフィールド部Ｂ上に跨がって、層間絶縁膜４
５のコンタクトホールを通してソース領域３６及びコン
タクトベース領域３７と双方向性ダイオード４２の一端
側のＮ+ 型ポリシリコン層４３とに電気的接続したソー
ス電極４６が形成され、フィールド部Ｂ上に層間絶縁膜
４５のコンタクトホールを通して双方向性ダイオード４
２の他端側のＮ+ 型ポリシリコン層４３に電気的接続し
たゲートパッド４７が形成されている。尚、図示してい
ないが、ゲート電極４０は同時に形成されたゲートポリ
シリコン配線層と，このゲートポリシリコン配線層上に
ソース電極４６及びゲートパッド４７と同時に形成され
たゲート金属配線層とによりゲートパッド４７に電気的
に接続されている。
【０００８】以上説明した構成によれば、ポリシリコン
の双方向性ダイオード４２をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層４４をＮ+ 型ポリシリコン層４３
で挟む導電型構造としているので、双方向性ダイオード
４２の降伏電圧波形はハードとなり、動作抵抗が小さく
なるためＰ型パワーＭＯＳＦＥＴの静電破壊耐量が向上
する。またＮ+ 型ポリシリコン層４３の不純物濃度が高
いため、ゲートパッド４７とＮ+ 型ポリシリコン層４３
に挟まれた層間絶縁膜４５の製造工程での汚染に対して
もＮ+ 型ポリシリコン層４３の表面層は影響されること
はなく、双方向性ダイオード４３の降伏電圧値の製造バ
ラツキ及び製品変動は小さくなり、設計どおりの降伏電
圧値で信頼性の高い双方向性ダイオード４２を有するＰ
型パワーＭＯＳＦＥＴを製造できる。
の双方向性ダイオード４２をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層４４をＮ+ 型ポリシリコン層４３
で挟む導電型構造としているので、双方向性ダイオード
４２の降伏電圧波形はハードとなり、動作抵抗が小さく
なるためＰ型パワーＭＯＳＦＥＴの静電破壊耐量が向上
する。またＮ+ 型ポリシリコン層４３の不純物濃度が高
いため、ゲートパッド４７とＮ+ 型ポリシリコン層４３
に挟まれた層間絶縁膜４５の製造工程での汚染に対して
もＮ+ 型ポリシリコン層４３の表面層は影響されること
はなく、双方向性ダイオード４３の降伏電圧値の製造バ
ラツキ及び製品変動は小さくなり、設計どおりの降伏電
圧値で信頼性の高い双方向性ダイオード４２を有するＰ
型パワーＭＯＳＦＥＴを製造できる。
【０００９】次に製造方法を図２（ａ）〜（ｆ）と図１
を参照して説明する。尚、以下の説明において（ａ）〜
（ｆ）の各項目記号は、図２の（ａ）〜（ｆ）のそれぞ
れに対応し、（ｇ）の項目記号は図１に対応する。 （ａ）Ｐ+ 型半導体基板３２表面上にＰ型不純物を低濃
度に含んだエピタキシャル層３３を成長させた半導体本
体３１の表面層内に選択的にリンイオンのイオン注入に
よりＮ型ウェル４１を形成し、Ｎ型ウェル４１表面に熱
酸化による厚いシリコン酸化膜のフィールド絶縁膜３４
を形成して、エピタキシャル層３３をフィールド絶縁膜
３４から露出するセル部Ａとフィールド絶縁膜３４が形
成されたフィールド部Ｂとに区分し、そのセル部Ａ上に
熱酸化により薄いシリコン酸化膜のゲート絶縁膜３９を
形成し、その後フィールド絶縁膜３４及びゲート絶縁膜
３９表面にポリシリコン膜５０を堆積する。 （ｂ）次にレジストパターンをマスクにポリシリコン膜
５０をエッチングによりパターニングし、その後レジス
トパターンを除去して、セル部Ａ上にゲート電極４０と
フィールド部Ｂ上にポリシリコンブロック５１を形成す
る。 （ｃ）次にレジストパターン５２をマスクに露出したポ
リシリコンブロック５１表面にホウ素イオン又は弗化ホ
ウ素イオンを４．０×１０14ｃｍ-2程度でイオン注入し
てホウ素イオン注入層４４ａを形成する。 （ｄ）次にレジストパターン５２を除去後、ゲート電極
４０をマスクにセル部Ａの表面層内に選択的にヒ素イオ
ン又はリンイオンを例えば３．０×１０13ｃｍ-2程度の
ドーズ量でイオン注入及び熱拡散してＮ型ベース領域３
５を形成する。このときの熱拡散によりホウ素イオン注
入層４４ａも熱拡散され、ポリシリコンブロック５１全
体がＰ型ポリシリコン層４４となる。ヒ素イオン又はリ
ンイオンのイオン注入のとき露出されたポリシリコンブ
ロック５１にも同時に注入されるがホウ素イオン注入層
４４ａよりドーズ量が少ないためＰ型ポリシリコン層４
４への影響はない。 （ｅ）次にレジストパターン５３をマスクにセル部Ａの
ベース領域３５表面層に選択的にヒ素イオン又はリンイ
オンを例えば５．０×１０15ｃｍ-2程度のドーズ量でイ
オン注入しレジストパターン５３を除去後に熱拡散して
Ｎ+ 型コンタクトベース領域３７を形成する。このとき
同時に、Ｐ型ポリシリコン層４４の両端部及び中央部に
も選択的にヒ素イオン又はリンイオンをイオン注入及び
熱拡散してＮ+ 型ポリシリコン層４３を形成し、Ｎ+ 型
ポリシリコン層４３−Ｐ型ポリシリコン層４４−Ｎ+ 型
ポリシリコン層４３−Ｐ型ポリシリコン層４４−Ｎ+ 型
ポリシリコン層４３の直列接続からなる双方向性ダイオ
ード４２を構成する。 （ｆ）次にゲート電極４０及びレジストパターン５４を
マスクにセル部Ａのベース領域３５表面層内（ベースコ
ンタクト領域３７を含む）に選択的にホウ素イオン又は
弗化ホウ素イオンを例えば５．０×１０15ｃｍ-2程度の
ドーズ量でイオン注入しレジストパターン５４を除去し
てＰ+ 型ソース領域３６を形成する。ベース領域３５、
コンタクトベース領域３７及びソース領域３６が形成さ
れた後のセル部Ａのエピタキシャル層３３の元のままの
領域はＰ- 型ドレイン領域３８となる。 （ｇ）次に、以上の工程を完了した半導体本体３１表面
に層間絶縁膜４５を積層し、この層をレジストパターン
をマスクにエッチングしソース領域３６及びコンタクト
ベース領域３７と双方向性ダイオード４２の両端部のＮ
+ 型ポリシリコン層４３，４３上にコンタクトホールを
開ける。そして、このとき使用したレジストパターンを
除去後に表面にアルミニウム膜を積層し、レジストパタ
ーンをマスクに不要部分をエッチングにより除去して、
セル部Ａ上からフィールド部Ｂ上に跨がって、層間絶縁
膜４５のコンタクトホールを通してソース領域３６及び
コンタクトベース領域３７と双方向性ダイオード４２の
一端側のＮ+ 型ポリシリコン層４３とに電気的接続した
ソース電極４６を形成し、フィールド部Ｂ上に層間絶縁
膜４５のコンタクトホールを通して双方向性ダイオード
４２の他端側のＮ+型ポリシリコン層４３に電気的接続
したゲートパッド４７を形成する。最後に半導体基板３
２の裏面に金属を蒸着してドレイン電極４８を形成す
る。
を参照して説明する。尚、以下の説明において（ａ）〜
（ｆ）の各項目記号は、図２の（ａ）〜（ｆ）のそれぞ
れに対応し、（ｇ）の項目記号は図１に対応する。 （ａ）Ｐ+ 型半導体基板３２表面上にＰ型不純物を低濃
度に含んだエピタキシャル層３３を成長させた半導体本
体３１の表面層内に選択的にリンイオンのイオン注入に
よりＮ型ウェル４１を形成し、Ｎ型ウェル４１表面に熱
酸化による厚いシリコン酸化膜のフィールド絶縁膜３４
を形成して、エピタキシャル層３３をフィールド絶縁膜
３４から露出するセル部Ａとフィールド絶縁膜３４が形
成されたフィールド部Ｂとに区分し、そのセル部Ａ上に
熱酸化により薄いシリコン酸化膜のゲート絶縁膜３９を
形成し、その後フィールド絶縁膜３４及びゲート絶縁膜
３９表面にポリシリコン膜５０を堆積する。 （ｂ）次にレジストパターンをマスクにポリシリコン膜
５０をエッチングによりパターニングし、その後レジス
トパターンを除去して、セル部Ａ上にゲート電極４０と
フィールド部Ｂ上にポリシリコンブロック５１を形成す
る。 （ｃ）次にレジストパターン５２をマスクに露出したポ
リシリコンブロック５１表面にホウ素イオン又は弗化ホ
ウ素イオンを４．０×１０14ｃｍ-2程度でイオン注入し
てホウ素イオン注入層４４ａを形成する。 （ｄ）次にレジストパターン５２を除去後、ゲート電極
４０をマスクにセル部Ａの表面層内に選択的にヒ素イオ
ン又はリンイオンを例えば３．０×１０13ｃｍ-2程度の
ドーズ量でイオン注入及び熱拡散してＮ型ベース領域３
５を形成する。このときの熱拡散によりホウ素イオン注
入層４４ａも熱拡散され、ポリシリコンブロック５１全
体がＰ型ポリシリコン層４４となる。ヒ素イオン又はリ
ンイオンのイオン注入のとき露出されたポリシリコンブ
ロック５１にも同時に注入されるがホウ素イオン注入層
４４ａよりドーズ量が少ないためＰ型ポリシリコン層４
４への影響はない。 （ｅ）次にレジストパターン５３をマスクにセル部Ａの
ベース領域３５表面層に選択的にヒ素イオン又はリンイ
オンを例えば５．０×１０15ｃｍ-2程度のドーズ量でイ
オン注入しレジストパターン５３を除去後に熱拡散して
Ｎ+ 型コンタクトベース領域３７を形成する。このとき
同時に、Ｐ型ポリシリコン層４４の両端部及び中央部に
も選択的にヒ素イオン又はリンイオンをイオン注入及び
熱拡散してＮ+ 型ポリシリコン層４３を形成し、Ｎ+ 型
ポリシリコン層４３−Ｐ型ポリシリコン層４４−Ｎ+ 型
ポリシリコン層４３−Ｐ型ポリシリコン層４４−Ｎ+ 型
ポリシリコン層４３の直列接続からなる双方向性ダイオ
ード４２を構成する。 （ｆ）次にゲート電極４０及びレジストパターン５４を
マスクにセル部Ａのベース領域３５表面層内（ベースコ
ンタクト領域３７を含む）に選択的にホウ素イオン又は
弗化ホウ素イオンを例えば５．０×１０15ｃｍ-2程度の
ドーズ量でイオン注入しレジストパターン５４を除去し
てＰ+ 型ソース領域３６を形成する。ベース領域３５、
コンタクトベース領域３７及びソース領域３６が形成さ
れた後のセル部Ａのエピタキシャル層３３の元のままの
領域はＰ- 型ドレイン領域３８となる。 （ｇ）次に、以上の工程を完了した半導体本体３１表面
に層間絶縁膜４５を積層し、この層をレジストパターン
をマスクにエッチングしソース領域３６及びコンタクト
ベース領域３７と双方向性ダイオード４２の両端部のＮ
+ 型ポリシリコン層４３，４３上にコンタクトホールを
開ける。そして、このとき使用したレジストパターンを
除去後に表面にアルミニウム膜を積層し、レジストパタ
ーンをマスクに不要部分をエッチングにより除去して、
セル部Ａ上からフィールド部Ｂ上に跨がって、層間絶縁
膜４５のコンタクトホールを通してソース領域３６及び
コンタクトベース領域３７と双方向性ダイオード４２の
一端側のＮ+ 型ポリシリコン層４３とに電気的接続した
ソース電極４６を形成し、フィールド部Ｂ上に層間絶縁
膜４５のコンタクトホールを通して双方向性ダイオード
４２の他端側のＮ+型ポリシリコン層４３に電気的接続
したゲートパッド４７を形成する。最後に半導体基板３
２の裏面に金属を蒸着してドレイン電極４８を形成す
る。
【００１０】以上説明した方法によれば、ポリシリコン
の双方向性ダイオード４２をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層４４をＮ+ 型ポリシリコン層４３
で挟む導電型構造として形成するとき、Ｐ型ポリシリコ
ン層４４を形成するためのイオン注入をベース領域３５
を形成するためのイオン注入後の熱拡散より先に行い、
かつ、Ｐ型ポリシリコン層４４を形成するためのイオン
注入後の熱拡散をベース領域３５を形成するためのイオ
ン注入後の熱拡散により行うことにより、Ｐ型ポリシリ
コン層４４の不純物のドーズ量の制御をセル部とは独立
に任意に行え、かつ、Ｐ型ポリシリコン層４４の拡散深
さをセル部の不純物濃度や拡散深さに影響せずに十分深
くでき、更にＮ+ 型ポリシリコン層４３を形成するため
のイオン注入及び熱拡散はコンタクトベース領域３７を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、Ｎ+ 型ポリシリコン層４３は高不純物濃度に形
成できる。したがって、降伏電圧波形のハードで降伏電
圧値の製造バラツキ及び工程変動の小さい双方向性ダイ
オード４２を有するＰ型パワーＭＯＳＦＥＴを安定して
製造することができる。また、Ｐ型ポリシリコン層４４
の不純物濃度を制御することにより双方向性ダイオード
の降伏電圧値を任意に設定できる。尚、上記実施の形態
において、双方向性ダイオードをＮ+ ／Ｐ／Ｎ+ ／Ｐ／
Ｎ+ の導電型構造で説明したが、要求される降伏電圧値
により段数を増減してもよい。また、Ｐ型パワーＭＯＳ
トランジスタをＰ型パワーＭＯＳＦＥＴで説明したが、
Ｐ型伝導度変調型ＭＯＳＦＥＴであってもよい。またＰ
型パワーＭＯＳトランジスタは半導体集積回路の中に含
まれたものであってもよい。また、半導体本体を半導体
基板上にエピタキシャル層を成長させたもので説明した
が、半導体基板だけで構成してもよい。この場合はドレ
イン領域、ベース領域及びソース領域等は半導体基板に
含まれる。
の双方向性ダイオード４２をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層４４をＮ+ 型ポリシリコン層４３
で挟む導電型構造として形成するとき、Ｐ型ポリシリコ
ン層４４を形成するためのイオン注入をベース領域３５
を形成するためのイオン注入後の熱拡散より先に行い、
かつ、Ｐ型ポリシリコン層４４を形成するためのイオン
注入後の熱拡散をベース領域３５を形成するためのイオ
ン注入後の熱拡散により行うことにより、Ｐ型ポリシリ
コン層４４の不純物のドーズ量の制御をセル部とは独立
に任意に行え、かつ、Ｐ型ポリシリコン層４４の拡散深
さをセル部の不純物濃度や拡散深さに影響せずに十分深
くでき、更にＮ+ 型ポリシリコン層４３を形成するため
のイオン注入及び熱拡散はコンタクトベース領域３７を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、Ｎ+ 型ポリシリコン層４３は高不純物濃度に形
成できる。したがって、降伏電圧波形のハードで降伏電
圧値の製造バラツキ及び工程変動の小さい双方向性ダイ
オード４２を有するＰ型パワーＭＯＳＦＥＴを安定して
製造することができる。また、Ｐ型ポリシリコン層４４
の不純物濃度を制御することにより双方向性ダイオード
の降伏電圧値を任意に設定できる。尚、上記実施の形態
において、双方向性ダイオードをＮ+ ／Ｐ／Ｎ+ ／Ｐ／
Ｎ+ の導電型構造で説明したが、要求される降伏電圧値
により段数を増減してもよい。また、Ｐ型パワーＭＯＳ
トランジスタをＰ型パワーＭＯＳＦＥＴで説明したが、
Ｐ型伝導度変調型ＭＯＳＦＥＴであってもよい。またＰ
型パワーＭＯＳトランジスタは半導体集積回路の中に含
まれたものであってもよい。また、半導体本体を半導体
基板上にエピタキシャル層を成長させたもので説明した
が、半導体基板だけで構成してもよい。この場合はドレ
イン領域、ベース領域及びソース領域等は半導体基板に
含まれる。
【００１０】
【発明の効果】本発明に係わるＭＯＳトランジスタによ
れば、ポリシリコンの双方向性ダイオードをＰ型ポリシ
リコン層を高不純物濃度のＮ+ 型ポリシリコン層で挟む
導電型構造としているので、双方向性ダイオードの降伏
電圧波形はハードとなり、動作抵抗が小さくなるため静
電破壊耐量が向上する。またＮ+ 型ポリシリコン層の不
純物濃度が高いため、層間絶縁膜の製造工程での汚染に
対してもＮ+ 型ポリシリコン層の表面層は影響されるこ
とはなく、双方向性ダイオードの降伏電圧値の製造バラ
ツキ及び製品変動は小さくなり、信頼性の高い双方向性
ダイオード４３を有するＭＯＳトランジスタを提供で
き、また製造歩留まりを向上させることができる。また
本発明の方法によれば、ポリシリコンの双方向性ダイオ
ードをＰ型ポリシリコン層を高不純物濃度のＮ+ 型ポリ
シリコン層で挟む導電型構造として形成するとき、Ｐ型
ポリシリコン層を形成するためのイオン注入をベース領
域を形成するためのイオン注入後の熱拡散より先に行
い、更にＰ型ポリシリコン層を形成するためのイオン注
入後の熱拡散をベース領域を形成するためのイオン注入
後の熱拡散により行い、Ｎ型ポリシリコン層を形成する
ためのイオン注入及び熱拡散はコンタクトベース領域を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、Ｐ型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響しないように行え、Ｎ+ 型ポリシリコン
層はコンタクトベース領域と同時に高不純物濃度に形成
でき、降伏電圧波形のハードで降伏電圧値の製造バラツ
キ及び工程変動の小さい双方向性ダイオードを有するＭ
ＯＳトランジスタを安定して製造することができる。ま
た、Ｐ型ポリシリコン層の不純物濃度を制御することに
よりダイオードの段数を増減する以外に双方向性ダイオ
ードの降伏電圧値を任意に設定できる
れば、ポリシリコンの双方向性ダイオードをＰ型ポリシ
リコン層を高不純物濃度のＮ+ 型ポリシリコン層で挟む
導電型構造としているので、双方向性ダイオードの降伏
電圧波形はハードとなり、動作抵抗が小さくなるため静
電破壊耐量が向上する。またＮ+ 型ポリシリコン層の不
純物濃度が高いため、層間絶縁膜の製造工程での汚染に
対してもＮ+ 型ポリシリコン層の表面層は影響されるこ
とはなく、双方向性ダイオードの降伏電圧値の製造バラ
ツキ及び製品変動は小さくなり、信頼性の高い双方向性
ダイオード４３を有するＭＯＳトランジスタを提供で
き、また製造歩留まりを向上させることができる。また
本発明の方法によれば、ポリシリコンの双方向性ダイオ
ードをＰ型ポリシリコン層を高不純物濃度のＮ+ 型ポリ
シリコン層で挟む導電型構造として形成するとき、Ｐ型
ポリシリコン層を形成するためのイオン注入をベース領
域を形成するためのイオン注入後の熱拡散より先に行
い、更にＰ型ポリシリコン層を形成するためのイオン注
入後の熱拡散をベース領域を形成するためのイオン注入
後の熱拡散により行い、Ｎ型ポリシリコン層を形成する
ためのイオン注入及び熱拡散はコンタクトベース領域を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、Ｐ型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響しないように行え、Ｎ+ 型ポリシリコン
層はコンタクトベース領域と同時に高不純物濃度に形成
でき、降伏電圧波形のハードで降伏電圧値の製造バラツ
キ及び工程変動の小さい双方向性ダイオードを有するＭ
ＯＳトランジスタを安定して製造することができる。ま
た、Ｐ型ポリシリコン層の不純物濃度を制御することに
よりダイオードの段数を増減する以外に双方向性ダイオ
ードの降伏電圧値を任意に設定できる
【図面の簡単な説明】
【図１】 本発明の一実施例であるＰ型パワーＭＯＳＦ
ＥＴの主要部断面図
ＥＴの主要部断面図
【図２】 図１に示すＰ型パワーＭＯＳＭＯＳＦＥＴの
製造工程を示す主要部断面図
製造工程を示す主要部断面図
【図３】 従来のＰ型パワーＭＯＳＦＥＴの主要部断面
図
図
【図４】 図３に示すＰ型パワーＭＯＳＦＥＴの製造工
程を示す主要部断面図
程を示す主要部断面図
Ａ セル部 Ｂ フィールド部 ３１ 半導体本体 ３２ Ｐ+ 型半導体基板 ３３ エピタキシャル層 ３４ フィールド絶縁膜 ３５ Ｎ型ベース領域 ３６ Ｐ+ 型ソース領域 ３７ Ｎ+ 型コンタクトベース領域 ３８ Ｐ- 型ドレイン領域 ３９ ゲート絶縁膜 ４０ ゲート電極 ４１ Ｎ型ウェル ４２ 双方向性ダイオード ４３ Ｎ+ 型ポリシリコン層 ４４ Ｐ型ポリシリコン層 ４５ 層間絶縁膜 ４６ ソース電極 ４７ ゲートパッド ４８ ドレイン電極 ５０ ポリシリコン膜 ５１ ポリシリコンブロック ５２，５３，５４ レジストパターン
Claims (6)
- 【請求項１】低濃度Ｐ型ドレイン領域とＮ型ベース領域
と高濃度Ｐ型ソース領域と高濃度Ｎ型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、 前記セル部の表面の前記ソース領域と前記ドレイン領域
に挟まれた位置に薄い絶縁膜を介して形成したポリシリ
コンのゲート電極と、 前記厚い絶縁膜の表面に形成し、Ｐ型ポリシリコン層と
これを挟む高濃度Ｎ型ポリシリコン層とからなる双方向
性ダイオードと、 前記ゲート電極及びダイオードが形成された半導体本体
全面に形成した層間絶縁膜と、 前記層間絶縁膜の表面に形成し、前記ソース領域及びコ
ンタクトベース領域の表面と前記ダイオードの一端部と
に電気的接続したソース電極と、 前記層間絶縁膜表面に形成し、前記ダイオードの他端部
に電気的接続したゲートパッドとを具備したＭＯＳトラ
ンジスタ。 - 【請求項２】前記ドレイン領域、ベース領域、ソース領
域及びベースコンタクト領域がエピタキシャル層に含ま
れる請求項１記載のＭＯＳトランジスタ。 - 【請求項３】低濃度Ｐ型ドレイン領域とＮ型ベース領域
と高濃度Ｐ型ソース領域と高濃度Ｎ型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、 前記セル部の表面の前記ソース領域と前記ドレイン領域
に挟まれた位置に薄い絶縁膜を介して形成したポリシリ
コンのゲート電極と、 前記厚い絶縁膜の表面に形成したポリシリコンの双方向
性ダイオードとを具備するＭＯＳトランジスタの製造方
法において、 前記ダイオードはＰ型ポリシリコン層とこれを挟む高濃
度Ｎ型ポリシリコン層とからなり、 前記Ｐ型ポリシリコン層の形成のためのＰ型不純物のイ
オン注入は前記ベース領域の形成のためのＮ型不純物の
イオン注入後の熱拡散より先に行い、前記Ｐ型ポリシリ
コン層の形成のための熱拡散は前記ベース領域の形成の
ための熱拡散と同時に行うことを特徴とするＭＯＳトラ
ンジスタの製造方法。 - 【請求項４】前記ダイオードを所定段数形成することに
より、前記ダイオードの降伏電圧を所定値に制御するこ
とを特徴とする請求項３記載のＭＯＳトランジスタの製
造方法。 - 【請求項５】半導体本体をセル部と厚い絶縁膜を形成し
たフィールド部とに区分し、前記セル部の表面に薄い絶
縁膜を形成して後、前記厚い絶縁膜及び薄い絶縁膜の表
面にポリシリコン膜を堆積する第１工程と、 前記ポリシリコン膜をパターニングして前記薄い絶縁膜
の表面にゲート電極と前記厚い絶縁膜表面にポリシリコ
ンブロックを形成する第２工程と、 第２工程完了後、半導体本体表面に前記ポリシリコンブ
ロックの表面全面を露出させたレジストパターンを形成
し、このレジストパターンをマスクにＰ型不純物をイオ
ン注入して前記ポリシリコンブロックの表面にＰ型イオ
ン注入層を形成する第３工程と、 第３工程完了後、前記ゲート電極をマスクにＮ型不純物
をイオン注入しその後熱拡散して、前記セル部の半導体
表面層内にＮ型ベース領域を形成し、前記ポリシリコン
ブロックをＰ型ポリシリコン層とする第４工程と、 第４工程完了後、前記Ｐ型ポリシリコン層の表面の少な
くとも両端部及び前記ベース領域表面を部分的に露出さ
せたレジストパターンを形成し、このレジストパターン
をマスクに高濃度Ｎ型不純物をイオン注入しその後熱拡
散して、前記ベース領域表面層に高濃度Ｎ型コンタクト
ベース領域と前記Ｐ型ポリシリコン層に高濃度Ｎ型ポリ
シリコン層とを形成し、前記ポリシリコンブロックを双
方向性ダイオードとする第５工程と、 第５工程完了後、前記コンタクトベース領域及びダイオ
ードの表面を被覆させたレジストパターンを形成して
後、このレジストパターンと前記ゲート電極をマスクに
高濃度Ｐ型不純物をドーピングさせて前記ベース領域の
表面層に高濃度Ｐ型ソース領域を形成する第６工程と、 第６工程完了後、半導体本体表面に層間絶縁膜を堆積し
パターニングして前記ソース領域及びコンタクトベース
領域と前記ダイオード両端部との表面を露出させて後、
半導体表面にアルミニウム膜を堆積しパターニングして
前記セル部からフィールド部に跨がり前記ソース領域と
前記ダイオードの一端部間を電気的接続するソース電極
と、前記フィールド部の表面に前記ダイオードの他端部
と電気的接続するゲートパッドとを形成する第７工程と
を含むＭＯＳトランジスタの製造方法。 - 【請求項６】前記ベース領域とソース領域とベースコン
タクト領域とがエピタキシャル層に形成され、前記ベー
ス領域とソース領域とベースコンタクト領域が形成され
たエピタキシャル層の元のままの領域が低濃度Ｐ型ドレ
イン領域である請求項５記載のＭＯＳトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973797A JP3298476B2 (ja) | 1997-10-31 | 1997-10-31 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973797A JP3298476B2 (ja) | 1997-10-31 | 1997-10-31 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135783A true JPH11135783A (ja) | 1999-05-21 |
| JP3298476B2 JP3298476B2 (ja) | 2002-07-02 |
Family
ID=17876363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29973797A Expired - Fee Related JP3298476B2 (ja) | 1997-10-31 | 1997-10-31 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298476B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012960A (ja) * | 2004-06-23 | 2006-01-12 | Renesas Technology Corp | パワートランジスタ装置及びそれを用いたパワー制御システム |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9578432B1 (en) | 2013-04-24 | 2017-02-21 | Cirrus Logic, Inc. | Metric and tool to evaluate secondary path design in adaptive noise cancellation systems |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6964461B2 (ja) | 2017-08-04 | 2021-11-10 | エイブリック株式会社 | 半導体装置 |
-
1997
- 1997-10-31 JP JP29973797A patent/JP3298476B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012960A (ja) * | 2004-06-23 | 2006-01-12 | Renesas Technology Corp | パワートランジスタ装置及びそれを用いたパワー制御システム |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9578432B1 (en) | 2013-04-24 | 2017-02-21 | Cirrus Logic, Inc. | Metric and tool to evaluate secondary path design in adaptive noise cancellation systems |
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| Publication number | Publication date |
|---|---|
| JP3298476B2 (ja) | 2002-07-02 |
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