JPH11162993A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低濃度領域である導通チャネル領域が高濃度
の不純物拡散領域にぶつからないようにして高耐圧化し
た接合型電界効果トランジスタ（ＪＦＥＴ）及びその製
造方法を提供する。 【解決手段】 このＪＦＥＴは、ソース領域２２とドレ
イン領域２３とが分離されている。ソース／ドレイン領
域２２、２３と、これらのそれぞれと離隔して配置形成
されたゲート領域２１とに半導体基板１主面に沿って配
置された導通チャネル領域３０が形成されている。導通
チャネル領域は、従来半導体基板主面に形成されていた
ゲート領域（高濃度不純物拡散領域）を有していないの
で導通チャネル領域が高濃度領域にぶつからないためゲ
ート−ドレイン（又はソース）間の耐圧を高耐圧化する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧化した接合
型電界効果トランジスタを有する半導体装置及びこの半
導体装置を形成する製造方法に関するものである。

【０００２】

【従来の技術】接合型電界効果トランジスタ（ＪＦＥ
Ｔ:Junction Field-Effect Transisitor）は、原理的に
説明すれば、チャネルとなる比較的高抵抗なｎ型半導体
（ｎチャネルＪＦＥＴの場合）の両端にソース、ドレイ
ンのオーム性接触電極を有し、その中間部にチャネルと
整流性接触をなすゲート電極を有している。ゲート電極
とチャネルの接合部に空乏層が生じるが、この空乏層幅
をゲート電圧で制御することにより電気的に中性状態に
あるｎ型領域のチャネルの抵抗が制御される。従って、
ドレイン−ソース間を流れる電流は、ゲート電圧によっ
て制御される。図１１は、接合型電界効果トランジスタ
を半導体チップに形成した従来例である。半導体基板１
は、Ｐ型シリコン基板１１と、その主面に形成されたＮ
型シリコンエピタキシャル成長層（以下、エピタキシャ
ル層という）１２と、シリコン基板１１とエピタキシャ
ル層（Ｎｅｐｉ）１２の境界の所定の領域に形成された
Ｎ^＋シリコン半導体埋め込み層（以下、埋め込み層とい
う）１３とから構成されている。エピタキシャル層１２
の不純物濃度は１０¹⁶〜１０¹⁷／ｃｍ³ （１Ｅ１６〜１
Ｅ１７）程度である。エピタキシャル層１２には、Ｐ型
素子分離領域１２１が形成されている。Ｐ型素子分離領
域１２１内に、エピタキシャル層１２の表面に接して高
濃度のＮ^＋不純物拡散領域１２２が形成されている。

【０００３】Ｎ^＋不純物拡散領域１２２は、導通チャネ
ル領域として用いられる。Ｎ^＋不純物拡散領域１２２内
にエピタキシャル層１２の表面に接して高濃度のＰ^＋不
純物拡散領域１２３が形成されている。半導体基板１主
面、すなわちエピタキシャル層１２表面は、シリコンの
酸化膜や窒化膜などの絶縁膜１４により被覆保護されて
いる。絶縁膜１４にはコンタクト孔が形成され、その上
に各領域に電気的に接続されたアルミニウムなどの金属
電極が形成されている。これら金属電極の内第１のゲー
ト電極１８は、コンタクト孔を通じてＰ^＋不純物拡散領
域１２３に電気的に接続され、ソース及びドレイン電極
１６、１７は、コンタクト孔を通じて導通チャネル領域
であるＮ^＋不純物拡散領域１２２に電気的に接続され、
第２のゲート電極１８′は、コンタクト孔を通じてＰ型
不純物拡散領域（素子分離領域）１２１に電気的に接続
されている。

【０００４】次に、図１２を参照して接合型電界効果ト
ランジスタ（ＪＦＥＴ）の従来の製造工程を説明する。
図は、ＪＦＥＴの製造工程断面図である。半導体基板１
は、Ｐ型シリコン基板１１主面と、その主面に形成され
たＮ型エピタキシャル層（Ｎｅｐｉ）１２と、両者の境
界の所定の領域に形成されたＮ^＋埋め込み層（ＢＮ＋）
１３とから構成されている。この半導体基板１のエピタ
キシャル層１２にボロン（Ｂ）などの不純物を拡散して
Ｐ型不純物拡散領域１２１を形成する（図１２
（ａ））。次に、パターニングされたフォトレジスト２
６をエピタキシャル層１２表面に形成し、Ｐ型不純物拡
散領域１２１の表面はフォトレジスト２６から部分的に
露出させる。このフォトレジスト２６をマスクにしてリ
ン（Ｐ）もしくは砒素（Ａｓ）などの不純物をＰ型不純
物拡散領域１２１にイオン注入し、これを熱拡散させて
Ｎ^＋不純物拡散領域１２２を形成する（図１２
（ｂ））。次に、上記フォトレジスト２６を除去してか
ら、Ｎ^＋不純物拡散領域１２２を部分的に露出するパタ
ーニングされたフォトレジスト２７をエピタキシャル層
１２表面に被覆する。そして、このフォトレジスト２７
をマスクにボロンなどの不純物を高濃度にイオン注入
し、これを熱拡散させてＰ^＋不純物拡散領域１２３を形
成する（図１２（ｃ））。次に、上記フォトレジスト２
７を除去してからエピタキシャル層１２の表面に絶縁膜
１４を被覆形成させる（図１１参照）。次に、金属電極
１６、１７、１８、１８′を絶縁膜１４上に形成する。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
ＪＦＥＴは、高濃度（１０²⁰／ｃｍ³ のオーダー）のＰ
^＋不純物拡散領域と導通チャネルである高濃度のＮ^＋不
純物拡散領域とが接触するように構成されているので耐
圧が精々１０ボルト（Ｖ）程度であり、これ以上に高耐
圧化することは困難であった。本発明は、このような事
情によりなされたものであり、低濃度領域である導通チ
ャネル領域が高濃度の不純物拡散領域にぶつからないよ
うにして高耐圧化した半導体装置及びその製造方法を提
供する。

【０００６】

【課題を解決するための手段】本発明は、ソース領域と
ドレイン領域とが分離しており、これらのソース／ドレ
イン領域と、これらのそれぞれと離隔して配置形成され
たゲート領域とに形成され、半導体基板主面に沿って配
置された導通チャネル領域を有することを特徴としてい
る。導通チャネル領域は、従来半導体基板主面に形成さ
れていたゲート領域（高濃度不純物拡散領域）を有して
いないので、導通チャネル領域が高濃度領域にぶつから
ないためゲート−ドレイン（又はソース）間の耐圧を高
耐圧化することができる。本発明の接合型電界効果トラ
ンジスタは、ソース領域と、ソース領域とは所定の間隔
で対向配置されているドレイン領域と、ソース及びドレ
イン領域間に形成されたゲート領域と、これらソース及
びドレイン領域間に配置され、半導体基板の主面に沿っ
て形成されている導通チャネル領域と、この導通チャネ
ル領域上に絶縁膜を介して形成されている第１のゲート
電極と、半導体基板の主面に形成され、前記ゲート領域
と接触している第２のゲート電極とを備えていることを
特徴としている。

【０００７】また、本発明の半導体装置の製造方法は、
半導体基板に第１導電型不純物を注入してゲート領域を
形成する工程と、前記半導体基板に第２導電型不純物を
注入して少なくとも前記ゲート領域の一部がそれらの間
に配置されるようにソース／ドレイン領域を形成する工
程と、前記半導体基板の第１の主面に第２導電型不純物
を注入してその表面領域の前記ソース／ドレイン領域及
びこのソース／ドレイン領域間に第２導電型チャネル領
域を形成する工程と、前記チャネル領域上に絶縁膜を形
成し、この絶縁膜上に第１のゲート電極を形成する工程
と、前記半導体基板の前記第１の主面もしくは第２の主
面に、前記ゲート領域と接触している第２のゲート電極
を形成する工程とを備えていることを特徴としている。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図８を参照して第１
の実施例を説明する。図１は、本発明の接合型電界効果
トランジスタ（ＪＦＥＴ）を半導体チップに形成した断
面図である。半導体基板１は、Ｐ型シリコン基板１１
と、その主面に形成されたＮ型シリコンエピタキシャル
成長層（エピタキシャル層）１２と、シリコン基板１１
とエピタキシャル層（Ｎｅｐｉ）１２の境界の所定の領
域に形成されたＮ^＋シリコン半導体埋め込み層（以下、
埋め込み層という）１３とを備えている。この実施例で
は、Ｐ^＋埋め込み層１５、２５がシリコン基板１１とエ
ピタキシャル層１２の境界の所定領域に形成され、Ｎ^＋
埋め込み層１３と合わせて双方向埋め込み領域を構成さ
せる。双方向にすることでゲート抵抗を小さくすること
ができる。

【０００９】エピタキシャル層１２の不純物濃度は１０
¹⁶〜１０¹⁷／ｃｍ³ 程度である。エピタキシャル層１２
には、その表面に露出するように、Ｐ型素子分離領域２
１、Ｎ^＋ソース領域２２、Ｎ^＋ドレイン領域２３、Ｐ型
ゲート領域２４が形成されている。ゲート領域となるＰ
型素子分離領域２１は、Ｐ^＋埋め込み層（ＢＰ＋）１５
の上にこれに接して形成されている。Ｎ^＋ソース領域２
２は、Ｎ^＋埋め込み層（ＢＮ＋）１３の上にこれと接し
て形成されている。Ｎ^＋ドレイン領域２３は、Ｎ^＋埋め
込み層（ＢＮ＋）１３の上にこれと接して形成されてい
る。ゲート領域となるＰ型不純物拡散領域２４は、Ｐ^＋
埋め込み層（ＢＰ＋）２５の上にこれに接して形成され
ている。これらのＰ型素子分離領域２１、Ｎ^＋ソース領
域２２、Ｎ^＋ドレイン領域２３、Ｐ型ゲート領域２４
は、エピタキシャル層１２に互いに離隔されて形成され
ているので、互いに低濃度不純物領域（エピタキシャル
層）によって分離配置されていることになる。

【００１０】導通チャネル領域３０は、半導体基板１主
面、すなわち、エピタキシャル層１２の表面領域に形成
される。導通チャネル領域３０の幅、すなわち、半導体
基板主面からの深さは、０．２μｍ程度である。導通チ
ャネル領域３０は、低濃度不純物拡散領域であり、Ｐ型
素子分離領域２１、Ｎ^＋ソース領域２２、Ｎ^＋ドレイン
領域２３にまたがって形成され、Ｐ型不純物拡散領域２
１に重なる部分は、低濃度不純物拡散領域（Ｎ⁻）にな
っている。エピタキシャル層１２の表面は、シリコンの
酸化膜や窒化膜などの絶縁膜１４により被覆保護されて
いる。絶縁膜１４にはコンタクト孔が形成され、その上
に各領域に電気的に接続されたアルミニウムなどの金属
電極が形成されている。ゲート電極（即ち、第１のゲー
ト電極）１９は、絶縁膜１４上に形成され、絶縁膜１４
を介して導通チャネル領域３０に対向しており、コンタ
クト孔を通じて導通チャネル領域３０に接触していな
い。ソース及びドレイン電極１６、１７は、コンタクト
孔を通じて導通チャネル領域３０に電気的に接続されて
いる。制御電極（即ち、第２のゲート電極）２０は、コ
ンタクト孔を通じてゲート領域２４であるＰ型不純物拡
散領域に電気的に接続されている。ゲート電極１９及び
制御電極２０に所定の電圧を印加してＪＦＥＴのスイッ
チング動作を行う。

【００１１】次に、図２乃至図４を参照して図１に示す
接合型電界効果トランジスタ（ＪＦＥＴ）の製造工程を
説明する。図は、ＪＦＥＴの製造工程断面図である。半
導体基板１は、Ｐ型シリコン基板１１主面と、その主面
に形成されたＮ型エピタキシャル層（Ｎｅｐｉ）１２
と、両者の境界の所定の領域に形成されたＮ^＋埋め込み
層（ＢＮ＋）１３及びＰ^＋埋め込み層１５、２５とから
構成されている。この半導体基板１のエピタキシャル層
１２にボロン（Ｂ）などのＰ型不純物を拡散して素子分
離領域２１及びゲート領域２４となるＰ型不純物拡散領
域を形成する。素子分離領域２１は、Ｎ^＋埋め込み層１
５に接しており、ゲート領域２４は、Ｎ^＋埋め込み層２
５に接している（図２）。次に、パターニングされたフ
ォトレジスト２８をエピタキシャル層１２表面に形成
し、Ｐ型不純物拡散領域２１、２４は、フォトレジスト
２８によってマスクされるようにする。このフォトレジ
スト２８をマスクにしてリン（Ｐ）もしくは砒素（Ａ
ｓ）などのＮ型不純物をエピタキシャル層１２にイオン
注入しこれを熱拡散させてソース領域２２及びドレイン
領域２３となるＮ型不純物拡散領域を形成する（図
３）。

【００１２】次に、上記フォトレジスト２８を除去して
から、素子分離領域２１、ソース領域２２及びドレイン
領域２３が露出したパターニングされたフォトレジスト
９をエピタキシャル層１２表面に被覆する。そして、こ
のフォトレジスト２９をマスクにリン、砒素などのＮ型
不純物を低い濃度でイオン注入し、これを熱拡散させて
Ｎ⁻導通チャネル領域３０を形成する（図４）。次に、
上記フォトレジスト２９を除去してからエピタキシャル
層１２表面に絶縁膜１４を被覆形成させる。この絶縁膜
１４にＲＩＥなどの異方性エッチングによりソース領域
２２、ドレイン領域２３及びゲート領域２４を露出する
ようにコンタクト孔を形成する。素子分離領域２１を露
出させるコンタクト孔は形成しない。そして、素子分離
領域２１の上の絶縁膜４上にはゲート電極１９を形成
し、それぞれソース領域２２、ドレイン領域２３、ゲー
ト領域２４にコンタクト孔を介して電気的に接続される
ように絶縁膜１４上にソース電極１６、ドレイン電極１
７及び制御電極２０等の金属電極を形成する（図１参
照）。

【００１３】導通チャネル領域は、従来半導体基板主面
に形成されていた高濃度のゲート領域（図１１の１２
３）を有しておらず、また、ソース領域と素子分離間又
はドレイン領域と素子分離領域間が低濃度領域により離
隔されているので、導通チャネル領域が高濃度領域にぶ
つかることがなく、ゲート−ドレイン（又はソース）間
の耐圧を３０Ｖ程度に高耐圧化することができる。従来
は、高々１０Ｖ程度であった。図５乃至図８を参照して
ゲート電極下の導通チャネル領域（Ｎ⁻領域：図１の３
０）、その下の素子分離領域（Ｐ領域：図１１の２１）
及びその下のＰ^＋埋め込み領域（ＢＰ＋領域：図１の１
５）領域濃度分布とゲート−ドレイン間の耐圧を説明す
る。

【００１４】図５は、縦軸が各領域の不純物濃度（／ｃ
ｍ³ ）を示し、横軸が基板表面（図１のエピタキシャル
層１２の表面）からの深さを表わしている。図に示すよ
うに、素子分離領域（Ｐ領域）は、イオン注入エネルギ
ーが１００ｋｅＶ、ドーズ量が１．０Ｅ１４（１．０×
１０¹⁴／ｃｍ² を表現する）でボロン（Ｂ^＋）をイオン
注入して形成される。導通チャネル領域（Ｎ⁻領域）
は、５．０Ｅ１３（５．０×１０¹³／ｃｍ³ を表現す
る）の不純物濃度を有している。この時のリン（Ｐ^＋）
の濃度曲線は、図に示す通りである。この曲線におい
て、ピーク濃度は、２．９Ｅ１８であり、ピーク濃度の
基板表面（図１のエピタキシャル層１２の表面）からの
深さ約０．１μｍの位置にある。そして、前記導通チャ
ネル領域は、この基板表面から約０．１８μｍの深さま
での範囲に形成されている。前記素子分離領域（Ｐ領
域）を形成するボロン（Ｂ^＋）の濃度曲線は、図に示す
通りであり、前記素子分離領域は、前記導通チャネル領
域を除くと、前記基板表面から約０．１８μｍから約
１．０μｍの深さまでの範囲に形成されている。

【００１５】図６は、図５とは、導通チャネル領域の不
純物濃度と素子分離領域の形成条件が異なる。図６は、
縦軸が各領域の不純物濃度（／ｃｍ³ ）を示し、横軸が
前記基板表面からの深さを表わしている。図に示すよう
に、素子分離領域（Ｐ領域）は、イオン注入エネルギー
が１００ｋｅＶ、ドーズ量が５．０Ｅ１３／ｃｍ² でボ
ロン（Ｂ^＋）をイオン注入して形成される。導通チャネ
ル領域（Ｎ⁻領域）は、２．５Ｅ１３／ｃｍ³ の不純物
濃度を有している。この時のリン（Ｐ^＋）の濃度曲線
は、図に示す通りである。この曲線において、ピーク濃
度は、１．３Ｅ１８であり、ピーク濃度の前記基板表面
からの深さ約０．１μｍの位置にある。そして、前記導
通チャネル領域は、この基板表面から約０．２μｍの深
さまでの範囲に形成されている。前記素子分離領域（Ｐ
領域）を形成するボロン（Ｂ^＋）の濃度曲線は、図に示
す通りであり、前記素子分離領域は、前記導通チャネル
領域を除くと、前記基板表面から約０．２μｍから約
１．０μｍの深さまでの範囲に形成されている。

【００１６】図７は、図５とは、導通チャネル領域の不
純物濃度と素子分離領域の形成条件が異なる。図７は、
縦軸が各領域の不純物濃度（／ｃｍ³ ）を示し、横軸が
前記基板表面からの深さを表わしている。図に示すよう
に、素子分離領域（Ｐ領域）は、イオン注入エネルギー
が１００ｋｅＶ、ドーズ量が６．０Ｅ１２／ｃｍ² でボ
ロン（Ｂ^＋）をイオン注入して形成される。導通チャネ
ル領域（Ｎ⁻領域）は、３Ｅ１２／ｃｍ³ の不純物濃度
を有している。この時のリン（Ｐ^＋）の濃度曲線は、図
に示す通りである。この曲線において、ピーク濃度は、
１．３Ｅ１７であり、ピーク濃度の前記基板表面からの
深さ約０．１μｍの位置にある。そして、前記導通チャ
ネル領域は、この基板表面から約０．２μｍの深さまで
の範囲に形成されている。前記素子分離領域（Ｐ領域）
を形成するボロン（Ｂ^＋）の濃度曲線は、図に示す通り
であり、前記素子分離領域は、前記導通チャネル領域を
除くと、前記基板表面から約０．２μｍから約０．８２
μｍの深さまでの範囲に形成されている。

【００１７】図８は、本発明によりゲート−ドレイン
（又はソース）間の耐圧が高耐圧化することを説明する
特性図である。図は、縦軸がゲート−ドレイン間の耐圧
（Ｖｄｇｏ）を表わし、横軸が導通チャネル領域（Ｎ⁻
領域）を形成するために行われるリン（Ｐ^＋）のイオン
注入時のドーズ量（Ｅ１２／ｃｍ² ）を表わしている。
図において、○印は、前記素子分離領域（Ｐ領域）を形
成する時の条件であるドーズ量が６．０Ｅ１２／ｃ
ｍ² 、１００ｋｅＶでボロン（Ｂ^＋）をイオン注入した
ときの本発明のＮチャネルＪＦＥＴのゲート−ドレイン
間の耐圧を示し、△印は、前記素子分離領域（Ｐ領域）
を形成する時の条件であるドーズ量が２．０Ｅ１３／ｃ
ｍ² 、１００ｋｅＶでボロン（Ｂ^＋）をイオン注入した
ときの本発明のＮチャネルＪＦＥＴのゲート−ドレイン
間の耐圧を示し、□印は、前記素子分離領域（Ｐ領域）
を形成する時の条件であるドーズ量が５．０Ｅ１３／ｃ
ｍ² 、１００ｋｅＶでボロン（Ｂ^＋）をイオン注入した
ときの本発明のＮチャネルＪＦＥＴのゲート−ドレイン
間の耐圧を示している。前述のように、本発明のＪＦＥ
Ｔは、高耐圧化が可能になり、導通チャネル領域（Ｎ⁻
領域）を形成するために行われるリン（Ｐ^＋）のイオン
注入時のドーズ量（Ｅ１２／ｃｍ² ）が少ないほど高耐
圧化が顕著に生じている。

【００１８】次に、図９及び図１０を参照して第２の実
施例を説明する。図９は、本発明のＮチャネルＪＦＥＴ
の平面図、図１０は、図９のＡ−Ａ′線に沿う部分の断
面図である。半導体基板１は、Ｐ型シリコン基板１１
と、その主面に形成されたＮ型シリコンエピタキシャル
成長層（エピタキシャル層）１２と、シリコン基板１１
とエピタキシャル層（Ｎｅｐｉ）１２の境界の所定の領
域に形成されたＰ^＋埋め込み層１５、２５が形成されて
いる。この実施例ではＮ^＋埋め込み層１３は形成されて
いない。Ｐ^＋埋め込み層を形成することでゲート抵抗を
小さくすることができる。エピタキシャル層１２の不純
物濃度は１０¹⁶〜１０¹⁷／ｃｍ³ 程度である。半導体基
板１表面には、部分的にフィールド酸化膜２が形成され
ている。また、半導体基板１表面、すなわち、エピタキ
シャル層１２には、その表面に露出するように、Ｐ型素
子分離領域２１、Ｎ^＋ソース領域２２、Ｎ^＋ドレイン領
域２３、Ｐ型ゲート領域２４が形成されている。Ｐ型素
子分離領域 （ＰＷＥＬＬ）２１は、Ｐ^＋埋め込み層
（ＢＰ＋）１５の上にこれと接して形成されている。ゲ
ート領域となるＰ型不純物拡散領域（ＰＷＥＬＬ）２４
は、Ｐ^＋埋め込み層（ＢＰ＋）２５の上にこれに接して
形成されている。

【００１９】これらのＰ型素子分離領域２１、Ｎ^＋ソー
ス領域２２、Ｎ^＋ドレイン領域２３Ｐ型ゲート領域２４
は、エピタキシャル層１２に互いに離隔されて形成され
ているので、互いに低濃度不純物領域（エピタキシャル
層）によって分離配置されていることになる。導通チャ
ネル領域３０は、半導体基板１主面、すなわち、エピタ
キシャル層１２の表面領域に形成される。導通チャネル
領域３０は、Ｐ型素子分離領域２１、Ｎ^＋ソース領域２
２、Ｎ^＋ドレイン領域２３にまたがって形成されてお
り、Ｐ型素子分離領域２１に重なる部分は、低濃度不純
物拡散領域になっている。Ｎ^＋ソース領域２２、Ｎ^＋ド
レイン領域２３及びＰ型不純物拡散領域（ＰＷＥＬＬ）
にはそれぞれそれらの表面領域にコンタクト領域３、
４、５が形成され電極とオーミックコンタクトが得られ
るようになっている。

【００２０】エピタキシャル層１２の表面は、シリコン
の酸化膜や窒化膜などの絶縁膜１４により被覆保護され
ている。絶縁膜１４にはコンタクト孔が形成され、その
上に各領域に電気的に接続されたアルミニウムなどの金
属電極が形成されている。金属電極の内、ゲート電極１
９は、絶縁膜１４上に形成され、絶縁膜１４を介して導
通チャネル領域３０に対向しており、コンタクト孔を通
じて導通チャネル領域３０に接触していない。ソース及
びドレイン電極１６、１７は、コンタクト孔を通じて導
通チャネル領域３０に電気的に接続されている。この実
施例では、ソース及びドレイン電極１６、１７は、直接
コンタクト領域３、４に接続されておらず、ポリシリコ
ン配線６、７が間に介在している。ソース電極１６は、
複数のコンタクト８を介してポリシリコン配線６と接続
されている。ドレイン電極１７は、複数のコンタクト９
を介してポリシリコン配線７と接続されている。制御電
極２０は、コンタクト１０を介してゲート領域２４であ
るＰ型不純物拡散領域に電気的に接続されている。しか
し、図１０に示す領域には制御電極２０は、形成されて
いない。ゲート電極１９及び制御電極２０に所定の電圧
を印加してＪＦＥＴのスイッチング動作を行う。

【００２１】

【発明の効果】本発明は、以上の構成により、導通チャ
ネル領域は、従来半導体基板主面に形成されていた高濃
度不純物のゲート領域を有していないので、導通チャネ
ル領域が高濃度領域にぶつからないためゲート−ドレイ
ン（又はソース）間の耐圧を高耐圧化することができ
る。また、埋め込み層を双方向構造にした場合は、ゲー
ト抵抗を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置（ＪＦＥＴ）の断面図。

【図２】図１のＪＦＥＴを製造する製造工程断面図。

【図３】図１のＪＦＥＴを製造する製造工程断面図。

【図４】図１のＪＦＥＴを製造する製造工程断面図。

【図５】本発明の半導体基板に形成された素子領域の不
純物の濃度分布図。

【図６】本発明の半導体基板に形成された素子領域の不
純物の濃度分布図。

【図７】本発明の半導体基板に形成された素子領域の不
純物の濃度分布図。

【図８】本発明のＪＦＥＴの耐圧の不純物濃度依存性を
示す特性図。

【図９】本発明のＪＦＥＴの平面図。

【図１０】図１０のＡ−Ａ′線に沿う部分のの断面図。

【図１１】従来のＪＦＥＴの断面図。

【図１２】従来のＪＦＥＴの製造工程断面図。

【符号の説明】

１・・・半導体基板、 ２・・・フィールド酸化膜、
３、４、５・・・コンタクト領域、 ６、７・・・ポ
リシリコン配線、８、９、１０・・・コンタクト、
１１・・・Ｐ型シリコン基板、１２・・・Ｎ型エピタキ
シャル層、 １３・・・Ｎ^＋埋め込み層、１４・・・
絶縁膜、 １５、２５・・・Ｐ^＋埋め込み層、１６・
・・ソース電極、 １７・・・ドレイン電極、１８、
１８′、１９・・・ゲート電極、 ２０・・・制御電
極、２１・・・素子分離領域、 ２２・・・ソース領
域、２３・・・ドレイン領域、 ２４・・・ゲート領
域、２６、２７、２８、２９・・・フォトレジスト、３
０、１２２・・・導通チャネル領域、 １２１・・・Ｐ
型不純物拡散領域、１２３・・・Ｐ^＋ゲート領域。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された第２導電型ソース領域と、 前記半導体基板に形成され、前記ソース領域とは所定の
   間隔で対向配置されている第２導電型ドレイン領域と、 少なくとも前記ソース／ドレイン領域間に形成されてい
   る第１導電型ゲート領域と、 前記ソース／ドレイン領域及びこのソース／ドレイン領
   域間に配置され、前記半導体基板の第１の主面に沿って
   形成されている第２導電型チャネル領域と、 前記チャネル領域上に絶縁膜を介して形成されている第
   １のゲート電極と、 前記半導体基板の前記第１の主面もしくは第２の主面に
   直接接触して形成されている第２のゲート電極とを備え
   ていることを特徴とする半導体装置。
2. 【請求項２】 前記ソース／ドレイン領域間に形成され
   ている前記ゲート領域は、前記ソース領域及び前記ドレ
   イン領域とはそれぞれ所定の間隔で離れていることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記ドレイン領域と前記ゲート領域及び
   前記ソース領域と前記ゲート領域との間の領域は、前記
   ソース／ドレイン領域及び前記ゲート領域より不純物濃
   度が低いことを特徴とする請求項２に記載の半導体装
   置。
4. 【請求項４】 半導体基板に第１導電型不純物を注入し
   てゲート領域を形成する工程と、 前記半導体基板に第２導電型不純物を注入して少なくと
   も前記ゲート領域の一部がそれらの間に配置されるよう
   にソース／ドレイン領域を形成する工程と、 前記半導体基板の第１の主面に第２導電型不純物を注入
   してその表面領域の前記ソース／ドレイン領域及びこの
   ソース／ドレイン領域間に第２導電型チャネル領域を形
   成する工程と、 前記チャネル領域上に絶縁膜を形成し、この絶縁膜上に
   第１のゲート電極を形成する工程と、 前記半導体基板の前記第１の主面もしくは第２の主面に
   直接接触している第２のゲート電極を形成する工程とを
   備えていることを特徴とする半導体装置の製造方法。