JP3717195B2 - 電力用ｍｏｓｆｅｔ及びその製造方法 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、半導体デバイスの構造及び製造方法に関し、特に電力用ＭＯＳＦＥＴ及び関連するターミネーション構造に関する。
【０００２】
【従来の技術】
電力用ＭＯＳＦＥＴは、自動車用電気システム、及び電力管理などの用途に用いられている。図１は、Ｎチャネル電力用ＭＯＳＦＥＴの典型的な構造を表している。Ｎ＋シリコン基層２の上に形成された１つのＮ−エピタキシャルシリコン層１は、デバイス内の２個のＭＯＳＦＥＴセルの、高濃度Ｐ＋領域３及び４と、Ｐボディ領域５及び６と、Ｎ＋ソース領域７及び８とを含む。連続したソース・ボディ電極１２は、エピタキシャル層１の特定の表面部分の上に延在している。
【０００３】
２つのセルのＮ型ドレイン領域は、図１の上側の半導体層に延在するＮ−エピタキシャル層１の一部によって形成されている。ドレイン電極（個々に図示されていない）は、Ｎ＋基層２の底面に設けられている。ゲート酸化膜１６及びゲートポリシリコン１８を有する絶縁ゲート構造が、ボディ領域のチャネル及びドレイン領域の上に配置されている。
【０００４】
電力用ＭＯＳＦＥＴデバイスを製造するために、多くの異なる方法が用いられてきた。これらの製造方法は概ね、高濃度の拡散を用いている。例えば、Ｌｉｄｌｏｗらによる英国特許第２，０３３，６５８Ａ号明細書に開示された方法では、約４μｍの厚さの高濃度のＰ型領域と、約３μｍの厚さのＰ型ボディ領域が形成される。
【０００５】
商業的に入手可能な電力用ＭＯＳＦＥＴとしては、Ｓｉｌｉｃｏｎｉｘ社によって製造されたＳＭＰ６０Ｎ０５が挙げられる。このＳＭＰ６０Ｎ０５は、３．５ｍΩ／cm2の特定のオン抵抗を備えている。ＳＭＰ６０Ｎ０５を製造する方法によって、Ｐボディ領域に対する２．５〜５．０μｍの接合部の深さと、Ｐ＋ボディ接触ゾーンに対する５．０〜６．０μｍの接合部の深さと、Ｎ＋ソース領域に対する０．５〜１．０μｍの接合部の深さが形成される。
【０００６】
【発明が解決しようとする課題】
本発明は、電力用ＭＯＳＦＥＴデバイス内に強電界の発生することを防止して、ＭＯＳＦＥＴの性能を向上させることを目的とする。
【０００７】
【課題を解決するための手段】
上述された目的は、主活性領域及び周辺ターミネーション領域を備えた、第１の導電型の半導体ボディの主面に沿った第１の絶縁層を形成する過程と、前記第１の絶縁層の上に非単結晶半導体層を堆積する過程と、前記ターミネーション領域の上に前記非単結晶層の少なくとも一部を貫通する開口部を形成する過程と、前記開口部を通して前記半導体ボディ内に前記第１の導電型とは相異なる第２の導電型のドーパントを導入し、前記ターミネーション領域に前記第２の導電型のフィールドプレート領域を形成する過程と、前記非単結晶層に沿って及び前記開口部の上に第２の絶縁層を形成する過程と、少なくとも前記第２の絶縁層の一部を選択的に除去し、（ａ）前記フィールドプレート領域の少なくとも一部と、（ｂ）前記ターミネーション領域の上の前記非単結晶層の少なくとも一部とを露出させる過程と、前記絶縁層の上の導電性材料のパターン化された層を形成し、前記導電性材料の単一の部分が前記フィールドプレート領域と、前記ターミネーション領域の上の前記非単結晶層とに接触し、前記ターミネーション領域の上の前記非単結晶層の露出された部分が、前記活性領域と、前記導電性材料の前記単一の部分の両方を横方向に囲繞するようにする過程と、その後、前記露出された部分の前記非単結晶層をエッチングし、前記ターミネーション領域の上の前記非単結晶層の材料を、（ａ）前記導電性材料の前記単一の部分に接触する第１の非単結晶区分と、（ｂ）前記第１の非単結晶区分を概ね横方向に囲繞する横方向に分離された第２の非単結晶区分とに分割する過程とを有することを特徴とする電力用ＭＯＳＦＥＴの製造方法を提供することによって達成される。
【０００８】
【作用】
本発明は、単結晶半導体を、主アクティブ領域と周辺のターミネーション領域に分割することによって形成された電力用ＭＯＳＦＥＴの新規なターミネーション構造を提供する。
【０００９】
本発明の第１の特徴は、概ね均一な厚みの第１の絶縁層が、アクティブ領域及びターミネーション領域の上に配置されていることである。第１の絶縁層の厚さは、好ましくは１００〜１０００Åである。第１の絶縁層は、電力用ＭＯＳＦＥＴのゲート絶縁層として働く。
【００１０】
周辺の多結晶半導体区分は、ターミネーション領域の上部の第１の絶縁層の上に配置されている。第２の絶縁層が、周辺の多結晶シリコン区分の上に配置されている。ＭＯＳＦＥＴのソース電極は、アクティブ領域と接続されている。ソース電極の終息部分は、ターミネーション領域と周辺の多結晶区分にも接続されている。ソース電極の終息部分と、周辺の多結晶区分と、周辺の多結晶区分の周囲に配置された第１の絶縁層の下のフィールドリングとの組合せによって、好ましくない強電界の発生を防止して、ＭＯＳＦＥＴの性能を向上させるフィールドプレートが形成される。
【００１１】
本発明の他の特徴は、一対の横方向に分離された多結晶半導体区分が、ターミネーション領域の上の第１の絶縁層に配置されていることである。第２の絶縁層が、２つの多結晶区分の上に配置されている。本発明の第１の特徴と同様に、ソース電極は、アクティブ領域と、ターミネーション領域と、多結晶区分の１つとに接続されている。
【００１２】
他の多結晶区分は、スクライブライン（ｓｃｒｉｂｅ−ｌｉｎｅ）区分の拡張領域の上に延在し、この拡張領域では半導体が別個のダイスに切断される。ターミネーション構造は、この第２の多結晶区分と接触する特別な金属部分を含む。方形切断（ｄｉｃｉｎｇ）過程の間、第２の多結晶区分及びその上に配置された特別な金属部分は、半導体に電気的に短絡されている。これによって、特別な金属部分は第２の多結晶区分と組み合わされて、ＭＯＳＦＥＴの外周部分と等しい電位となり、故障の可能性が減少される。
【００１３】
以上の本発明の２つの特徴では、主要な多結晶半導体部分が、大部分が活性領域を覆う第１の絶縁層の上に配置され、かつＭＯＳＦＥＴのゲート電極と接触している。本発明の第３の特徴は、主多結晶部分と、特定の金属部分と、特定の金属部分の下に配置された多結晶区分とからなる構造に関する。この構造は、溝絶縁されたデバイスを含む広範囲に亘るＭＯＳＦＥＴに用いることができる。
【００１４】
本発明は、本発明のＭＯＳＦＥＴ構造を製造する能率化された方法を提供する。この製造方法の重要な特徴は、非単結晶半導体層を上述された対応する多結晶部分と多結晶区分に分割する過程を用いていることである。始めに、非単結晶層が第１の絶縁層の上に堆積される。次に非単結晶層がパターン化され、主非単結晶部分と周辺非単結晶部分が形成される。主非単結晶部分は、上述された主多結晶部分に対応し、概ね活性領域の上に配置されている。一方、周辺非単結晶部分はターミネーション領域の上に配置されている。
【００１５】
第２の絶縁層が非単結晶部分の上に形成される。金属層が堆積されかつパターン化され、ソース電極とゲート電極及び所望に応じて特別な金属部分が形成される。次に、一般にデフレックル（ｄｅｆｒｅｃｋｌｅ）エッチングと呼ばれるエッチング過程が実施され、周辺多結晶部分が第１の周辺多結晶区分と第２の周辺多結晶区分にそれぞれ対応する第１の非単結晶区分と第２の非単結晶区分に分割される。
【００１６】
非単結晶層は好ましくは多結晶構造として堆積されたシリコンからなる。しかし、非単結晶層をアモルファス構造として堆積することもできる。後者の場合、ＭＯＳＦＥＴ製造過程中の通常の加熱操作によって、アモルファスシリコンが多結晶シリコンに変換される。
【００１７】
上述された種々の層及び領域を製造するためには４個のマスキング過程のみが必要とされる。最後にパッシベーションマスク過程を用いることによって、マスキング過程の合計数は５個という非常に少ない数となる。その結果本発明の製造過程は非常に効率のよいものとなる。
【００１８】
【実施例】
好適な実施例に関する説明及び好適な実施例を表す図面では、同一部分または概ね等しい部分には同一の符号が付されている。
【００１９】
本発明に基づけば、バーチカルＮチャネル電力用二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）が、５個のマスキング過程を必要とする方法によって製造される。ＤＭＯＳＦＥＴデバイスは、ターミネーション構造によって横方向に囲繞されたＤＭＯＳＦＥＴセルの集合からなる。図２〜図１４は、ターミネーション構造に沿った外側のＤＭＯＳＦＥＴセルの１つを製造するためのさまざまな過程を表している。
【００２０】
図２に示されているように、ＤＭＯＳＦＥＴデバイスの製造方法は、高濃度にドープされたＮ型単結晶シリコン基層２００１の上に低濃度にドープされたＮ型シリコンエピタキシャル層２０００を堆積することによって始まる。Ｎ−エピタキシャル層２０００は、５〜２０μｍの厚さを有し、かつ４×１０15〜４×１０16原子／cm3のドーパント濃度を有する。Ｎ＋基層２００１は、２×１０19〜８×１０19原子／cm3のドーパント濃度を有する。基層２００１は実際にはおよそ５００μｍの厚さを有するが、例示を容易にするために厚みを縮小されて表されている。
【００２１】
基層２０００及びエピタキシャル層２００１によって構成された半導体ボディは、（ａ）ＤＭＯＳＦＥＴセルが形成される主活性領域と、（ｂ）前記主活性領域を横方向に囲繞する周辺ターミネーション領域とを有する。図面内の破線Ａは、活性領域とターミネーション領域との区分を表し、破線Ａの左側には活性領域が配置され、破線Ａの右側にはターミネーション領域が配置されている。ターミネーション領域のスクライブライン区分は、図面内の破線Ｓの右側に配置されている。二酸化シリコンからなる薄い絶縁ゲート層２００２は、エピタキシャル層２０００の上面全体に熱成長によって形成されほぼ等しい厚さを有する。図２では、ゲート酸化膜２００２は１００〜１０００Åの厚さを有する。
【００２２】
多結晶シリコン（ポリシリコン）層は、厚さ４０００〜５０００Åを有するように薄い酸化膜２００２の上に堆積される。第１のマスキング過程では、ポリシリコン層が異方性エッチング液を用いて特定の部分を除去することによってパターン化され、ポリシリコン部分２００３Ａ、２００３Ｂ及び２００３Ｃが残され、下側の薄い酸化膜２００２の選択された部分が露出される。図３では、ポリシリコン部分２００３Ａ及び２００３Ｂが、図３の平面外の部分と接続され、活性領域の上に概ね配置された単一の主ポリシリコン部分を形成する。周辺ポリシリコン部分２００３Ｃは、ターミネーション領域を覆い、かつ主ポリシリコン部分２００３Ａと２００３Ｂの周囲に延在するリングとして横方向に形成される。
【００２３】
エッチング過程の結果、開口部２００４が、活性領域の一部分の上に形成されたポリシリコンを貫通して形成され、この活性領域には外部のＤＭＯＳＦＥＴセルが形成される。図３の平面外の多数の他の開口部２００４が、活性領域の他の部分の上にポリシリコンを貫通して形成され、この活性領域の他の部分には他のＤＭＯＳＦＥＴセルが形成される。環状の開口部２００５もまた、ターミネーション領域の上のポリシリコンを貫通して形成される。
【００２４】
図４に示されているように、開口部２００４及び２００５からエピタキシャル層２０００内に薄い酸化膜２００２を通して、低濃度のＰ型ボディ領域に対するイオン注入が行われる。残りのポリシリコン部分２００３Ａ、２００３Ｂ及び２００３Ｃは、注入マスクとして働く。このイオン注入は、イオン加速電圧４０〜５０ｋｅＶ、ドーズ量１×１０13〜３×１０14イオン／cm2で、ホウ素（Ｂ+）を用いて行われる。
【００２５】
注入されたホウ素は、ボディ拡散と呼ばれる加熱操作中に、エピタキシャル層２０００内により深くドライブインされる。図５に示されているように、ホウ素がエピタキシャル層２０００内に０．５〜２．０μｍ拡散されるまで、温度１０５０〜２０００℃で５〜１２０分間、ボディ拡散が実施される。注入されたホウ素は更に、ポリシリコン部分２００３Ａ〜２００３Ｃの一部の下に横方向に０．４〜１．６μｍ拡散する。こうして、ホウ素がＰ−ボディ領域２００６とＰ−リング領域２００７とを形成する。他のＰ−ボディ領域２００６も、図５の平面外の開口部２００４の下に同時に形成される。リング領域２００７は、半導体ボディの活性領域全体を横方向に囲繞する。
【００２６】
一方、不活性セルの集合に対して、横方向に分離されたＰ−領域をエピタキシャル層２０００内に形成することもできる。そのような不活性セルは、活性セルとポリシリコンリング２００３Ｃとの間の環状の行内に配置されている。
【００２７】
ボディ拡散過程の一部の間に、酸化性雰囲気が用いられる。その結果、その構造で不活性領域に対するリング領域２００７または横方向に分離されたＰ−領域が用いられているかどうかに関わらず、ボディ拡散過程の間に、酸化シリコン層２００８Ａ、２００８Ｂ及び２００８Ｃが、ポリシリコン部分２００３Ａ〜２００３Ｃの露出された上面及び側面の上に形成される。酸化膜２００８Ａ及び２００８Ｂは、図６の平面外に接合される。
【００２８】
図６に示されているように、ポジティブフォトレジスト層が提供され、第２のマスキング過程内で発達させられ、フォトレジストの局部的なブロッキング領域を形成する。このフォトレジストは概ね１．５μｍの厚さを有する。フォトレジストのブロック２００９は、Ｐ−型に注入されたボディ領域を形成するための各開口部２００４の一部内に形成される。各開口部２００４の残りの部分は、環状部分２００４Ａとして働く。フォトレジストのブロック２０１０がターミネーション領域内に形成され、ポリシリコン内の開口部２００５を完全に被覆する。フォトレジストのブロック２０１０は、開口部２００５の横方向の境界を越えて、ポリシリコン部分２００３Ｂ及び２００３Ｃの少なくとも一部の上に延在するので、フォトレジストマスクが右または左に不整合となり、Ｐ−リング領域２００７の一部が露出されることはない。
【００２９】
次に図７に示すように、ソース領域への高濃度のＮ型ドーパントが注入される。この注入過程は、イオン加速電圧８０〜１５０ｋｅＶ及びドーズ量５×１０15〜８×１０15イオン／cm2で、砒素（Ａｓ+）を用いて行われる。こうして、Ｎ＋領域２０１１が、活性領域内のフォトレジストブロック２００９の周りの環状の開口部２００４Ａの下に形成される。各Ｎ＋領域２０１１は、上側から見た場合、環状の形状を備えている。この環状の形状をしたＮ＋領域２０１１の外側及び内側の境界は、六角形、四角形、八角形または長い帯状の長方形などの多角形であってよい。環状のＮ＋領域２０１１の内側の境界及び外側の境界は、上側からみた場合、異なる形状を有することも可能である。フォトレジストブロック２０１０が、開口部２００５内の酸化膜２００２の表面全体を被覆しているので、Ｎ＋領域がターミネーション領域内の開口部２００５の下に形成されることはない。
【００３０】
その後に、フォトレジストブロック２００９及び２０１０が除去される。ソース拡散と呼ばれる加熱操作の間に、Ｎ＋領域２０１１が、活性領域内のＰ−領域２００６内に更にドライブインされる。図８には、領域２０１１が下向きに０．３〜０．７μｍ拡散されるまで、酸化性雰囲気内で３０〜６０分間、９００〜１０００℃で、ソース拡散が行われる様子が表されている。
【００３１】
ソース拡散が行われた後、図８に示すように、ほう燐珪酸ガラス（ＢＰＳＧ）層２０１２が堆積され、構造の上にフローオーバーする。ＢＰＳＧ層２０１２は、１．２〜１．４μｍの厚さを有する。
【００３２】
浅い接合部を備えた応用例では（０．１〜０．３μｍ）、ソース拡散を省略することができる。Ｎ＋領域２０１１は、図７のＮ＋領域２０１１によって例示された位置に概ね残される。Ｎ＋領域２０１１内の砒素は、ＢＰＳＧのフローオーバー中に活性化される。
【００３３】
第３のマスク過程が実施され、図９に示すように、ＢＰＳＧ層２０１２内に開口部２０１３Ａ、２０１３Ｂ、２０１３Ｃ、２０１３Ｄ、及び２０１３Ｅが形成され、ＢＰＳＧ層の一部２０１２Ａ、２０１２Ｂ、２０１２Ｃ、２０１２Ｄ、２０１２Ｅ、及び２０１２Ｆが残される。開口部２０１３Ａのような他の多くの開口部が、図９の平面外の活性領域内のＢＰＳＧ層２０１２を貫通して形成されている。同様に、図９の外側の平面には、開口部２０１３Ｂのような他の多くの開口部が形成されている。
【００３４】
ＢＰＳＧの一部２０１２Ａ〜２０１２Ｃは、図９の平面外に接続されている。各開口部２０１３Ｃ〜２０１３Ｅは、活性領域を囲繞する環状の開口部からなる。従って、ＢＰＳＧの部分２０１２Ｄ〜２０１２Ｆは、互いに横方向に分離されかつＢＰＳＧ部分２０１２Ａと２０１２Ｂと２０１２Ｃとの組合せから分離された環状領域からなる。
【００３５】
各開口部２０１３Ａは、フォトレジストブロック２００９の１つによって予め被覆された表面の一部の上に配置され、従って下側に配置された環状領域Ｎ＋領域２０１１の内側の環状部分のみが露出される。開口部２０１３Ｃは、フォトレジストブロック２０１０によって予め被覆された表面の一部の上に配置され、従ってＢＰＳＧ領域２０１２Ｄは、開口部２００５の内側の酸化膜２００２の一部の上及びポリシリコン領域２００３Ｃの上に延在する。開口部２０１３Ａ及び２０１３Ｃは、ＢＰＳＧ層２０１２とその下側に配置されたゲート酸化膜２００２を貫通し、エピタキシャル層２０００の上面で終息する。
【００３６】
各開口部２０１３Ｂは、ＢＰＳＧ層２０１２と酸化膜２００８Ｂを貫通し、ポリシリコン部分２００３Ｂの上面で終息している。酸化膜２００８Ｂは、酸化膜部分２００８Ｂ１と２００８Ｂ２とに分割され、これらの酸化膜部分は図９の平面外と接続されている。
【００３７】
開口部２０１３Ｄと２０１３Ｅは、ＢＰＳＧ層２０１２及び酸化膜２００８Ｃを貫通し、ターミネーション領域内のポリシリコン部分２００３Ｃの上面で終息している。このようにして、開口部２０１３Ｄと２０１３Ｅは、ポリシリコン部分２００３Ｃの選択された領域の２つの分離された部分を露出する。開口部２０１３Ｄと２０１３Ｅは環状の開口部であるために、酸化膜２００８Ｃは、互いに横方向に分離された環状の酸化膜区分２００８Ｃ１と、２００８Ｃ２と、２００８Ｃ３とに分割される。
【００３８】
図１０に示されているように、活性領域の各Ｐ−領域２００６の一部と、ターミネーション領域のＰ−リング領域２００７の一部内へ更にＰ型のドーパントを注入することによって高濃度のＰ型イオン注入が行われる。このイオン注入は、イオン加速電圧４０〜６０ｋｅＶ及びドーズ量１×１０14〜１×１０15イオン／cm2で、ホウ素（Ｂ+）を用いて行われる。このイオン注入によって、後の過程で加えられる金属電極とのより良好な面接触が提供される。
【００３９】
注入されたホウ素は、ボディ接触拡散と呼ばれる加熱操作によって、Ｐ−領域２００６及び２００７内に更にドライブインされる。こうしてＰ＋ボディ接触領域２０１４Ａが各ボディ領域２００６内に形成され、環状のＰ＋ターミネーション接触領域２０１４Ｂが、図１１に示されているように、リング領域２００７内に形成される。
【００４０】
ボディ接触拡散過程が、酸化性雰囲気または不活性雰囲気内で温度９００〜９５０℃で３０〜６０分間実施される。ＢＰＳＧ２０１２が同時にリフロー（ｒｅｆｌｏｗ）され、ＢＰＳＧ２０１２内の開口部２０１３Ａ〜２０１３Ｅと同時にが形成された急峻なＢＰＳＧのエッジを除去する。このリフローによって、最終的な構造内で良好な金属ステップカバレッジが形成される。急速な焼き鈍し過程もまた、注入されたホウ素を領域２００６及び２００７内に更に拡散させるために用いられる。
【００４１】
図１２に示されているように、厚さ２〜４μｍのアルミニウムなどの金属層２０１５が、スパッタリングによってＢＰＳＧ層２０１２の開口部２０１３Ａ〜２０１３Ｅ内に下向きに延在するように形成される。従って、金属層２０１５は、開口部２０１３Ａと２０１３Ｃを通してＰ＋領域２０１４Ａと２０１４Ｂとに接触する。金属層２０１５は、開口部２０１３Ｂを通してポリシリコン部分２００３Ｂと接触する。更に金属層２０１５は、開口部２０１３Ｄ及び２０１３Ｅを通して選択された２つの位置でターミネーション領域内のポリシリコン部分２００３Ｃと接触する。
【００４２】
図１３に示されているように、ウェットエッチングによって金属層２０１５の選択された部分を除去するための第４のマスキング過程が実施され、ソース金属電極２０１５Ａと、金属ゲートファインダ電極２０１６と、ターミネーション金属部２０１５Ｂが形成される。以下に説明されるように、電極２０１５Ａ及び２０１５Ｂは、互いに連続しており、組合せソース電極が形成されることが注意される。この過程中に、開口部２０１３Ｅ内の金属がエッチングによって除去され、開口部２０１３Ｅの底部の周囲のポリシリコン部分２００３Ｃの上面が露出される。金属層２０１５は、少量のシリコンを含むので、金属をウェットエッチングする過程の後にシリコンの残留物が残される。
【００４３】
本発明では、デフレックルエッチングが実施され、金属ウェットエッチングの後に残されたシリコンの残留物を除去し、ＢＰＳＧ層２０１２内の開口部２０１３Ｅによって露出されたポリシリコン部分２００３Ｃの一部を貫通する開口部が形成される。その結果、開口部２０１３Ｅが、エピタキシャル層２０００の上の薄い酸化膜２００２の上面まで延在し、この上面で終息する。環状の第１のポリシリコン区分２００３Ｃ１と環状の第２のポリシリコン区分２００３Ｃ２が、始めのポリシリコンリング２００３Ｃから形成される。ポリシリコン区分２００３Ｃ２が、図１３に示されているようにターミネーション領域のスクライブライン区分の上に延在する。
【００４４】
金属エッチング及びデフレックルエッチングの後に、パッシベーション層２０１８が図１４に示されているように構造の上面全体の上に堆積される。第５の最終的なマスキング過程が実施され、パッシベーション層２０１８を貫通し金属ゲートパッド及び金属ソースパッドで終息する開口部が形成される。これらのゲートパッド及びソースパッドは、図１４の平面外に配置されている。
【００４５】
次に、基層２００１の底面が構造の厚さが３５０〜４５０μｍとなるまでバックラップ（ｂａｃｋｌａｐ）（グランドダウン：ｇｒｏｕｎｄ ｄｏｗｎ）される。金属ドレイン２０１７が、Ｎ＋シリコン基層２００１の裏側面にスパッタされる。その結果形成された構造が図１４に示されている。
【００４６】
図１４では、環状のＢＰＳＧ部分２０１２Ｅとその下に配置された薄い酸化膜区分２００８Ｃ２が、ターミネーション金属部分２０１５Ｂを開口部２０１３Ｅの内側エッジ（左側のエッジ）に沿ったポリシリコン区分２００３Ｃ１から分離している様子が示されている。代わりに、ＢＰＳＧ部分２０１２Ｅ及び酸化膜部分２００８Ｃが省略され、ターミネーション金属部分２０１５Ｂがポリシリコン区分２００３Ｃ１の外周部分まで延在することも可能である。
【００４７】
図１５には、金属部分２０１５Ｂの終息部と、ポリシリコン区分２００３Ｃ１とが、その外側の境界面で接触する完成された変形実施例が示されている。図９の開口部２０１３Ｄ及び２０１３Ｅが単一の開口部２０１３ＤＥとなるように、図９の構造をエッチングするために用いられたフォトレジストマスクを変形することによって、図１５の構造が形成される。後者のデフレックルエッチングの間、開口部２０１３ＤＥの環状部分はポリシリコン部分２００３Ｃを貫通し、ポリシリコン部分２００３Ｃをポリシリコン区分２００３Ｃ１と２００３Ｃ２とに分割し、ターミネーション金属部２０１５Ｂが開口部２０１３ＤＥまで延在している。パッシベーション層２０１８を堆積しかつパターン化することによって、図１５に示された構造が形成される。
【００４８】
図１６には、図１５のポリシリコンレイアウトに対応するゲートフィンガ電極２０１６及び組合せソース電極２０１５Ａ／２０１５Ｂの金属レイアウトが表されている。図１６の長方形パッド２１０１は金属ゲートパッドを表している。長方形パッド２１０２は金属ソースパッドを表している。
【００４９】
高電圧ＤＭＯＳＦＥＴデバイスは、高い逆バイアス状態に対する耐性を備えていなければならない。逆バイアス状態では、各活性セルのＰボディ領域とエピタキシャル層のＮ型材料との間に形成されたＰＮ接合部はデプリーション状態となっている。逆バイアス電圧の増加にともないＰＮ接合部がより高いデプリーション状態となるとき、デプリーション領域は接合部からより外側に延在することになる。デプリーション領域が平坦かつ連続な表面を有する場合、デプリーション領域の表面にはほぼ一定の電界が存在することになる。デプリーション領域が均一な表面を備えていない場合、局部的に強電界が存在することになる。従って、そのデプリーション領域内のシリコンは、強電界の存在する局部的な領域で始めにブレークダウンすることになる。従って、フィールドプレートがターミネーション領域内で用いられ、デプリーション領域の表面の外形をより平坦にし、ＤＭＯＳＦＥＴデバイスがブレークダウンする逆バイアス電圧をより高くするように、基層内の電界に影響を与える。
【００５０】
上述された実施例では、ポリシリコン区分２００３Ｃ１が、ターミネーション金属部分２０１５ＢによってＰ＋リング２０１４Ｂに電気的に接続されている。Ｐ−リング２００７、Ｐ＋リング２０１４Ｂ、金属部分２０１５Ｂ、及びポリシリコン区分２００３Ｃ１がターミネーションフィールドプレートを形成する。フィールドプレートのポリシリコン区分２００３Ｃ１は、薄い酸化膜２００２によってその下に配置されたエピタキシャル層と絶縁されている。高電圧で逆バイアスされた場合、デプリーション領域はその下に配置されたポリシリコン区分２００３Ｃ１の影響によって、エピタキシャル層２０００の上側面に沿って形成される。
【００５１】
図１８は、高電圧によって逆バイアスされたデプリーション領域の外形２１００の概略図であり、ドレインとソースとの間の電圧は約２０Ｖであり、ゲートとソースとの間の電圧は約２０Ｖである。図１９は、ポリシリコンリング２００３Ｃ１が存在しない場合の、高電圧によって逆バイアスされたデプリーション領域２１００の外形を表す概略図である。図１８のデバイスがブレークダウンを起こす局部的な高い電界を備えた領域が、図１９の点Ｂによって示されており、図１９ではＰ−リング２００７が薄い酸化膜２００２に沿ってエピタキシャル層２０００の上部に到達している。図１８では、ポリシリコンフィールドリング２００３Ｃ１がデプリーション領域の外形を平坦にし、点Ｂでのデプリーション領域の比較的急峻な不連続性を除去している。
【００５２】
その結果形成されたバーチカルＤＭＯＳＦＥＴデバイスのブレークダウン電圧は、組合せソース電極２０１５Ａ／２０１５Ｂとドレイン電極２０１７との間で測定することができる。大きな負の電圧がデバイスに加えられた場合、負の電圧が、ターミネーション金属（２０１５Ｂ、図１８の平面外のソース金属部２０１５Ａに電気的に接続されている）と、基層２００１の底面のドレイン金属部２０１７との間に印加される。酸化膜２００２と下側に配置されたデプリーション領域には静電容量が存在するので、デバイスに印加された大きな負の電圧は、その一部がポリシリコン区分２００３Ｃ１の下の酸化膜２００２で減少し、更にその一部がその下に配置されたシリコン層内のデプリーション領域内で減少する。従って、酸化膜２００２はブレークダウンを起こさないため及びその機能を十分に実施するために、印加された負の電圧全体に対する耐性を備えている必要はない。
上述された過程では、酸化膜２００２は約５００Åの厚さを有し、約３５Ｖの電圧が印加された場合にも絶縁破壊を起こさない。バーチカルＤＭＯＳＦＥＴのブレークダウン電圧は約４０Ｖである。比較的薄い酸化膜に対して絶縁破壊に対する耐性が要求される実施例では、この５個の過程からなる上述された実施例は特に有効である。
【００５３】
図１４の最終的な構造では、ターミネーション領域のポリシリコンリング２００３Ｃ２は、ターミネーション領域のスクライブライン区分内のエピタキシャル層２０００の表面をマスクするために部分的に用いられている。ターミネーション領域のスクライブライン区分がマスクされていない場合、エピタキシャル層２０００のスクライブライン区分は、図１０のＰ型注入過程の間にＰ型のドーパントをドープされることになる。寄生ＮＰＮＰサイリスタ（ＳＣＲ）が、活性領域のＮ＋領域２０１１から、活性領域のＰ−領域２００６と、Ｎ−エピタキシャル層２０００と、ターミネーション領域のスクライブライン区分内のＰ＋領域までの間に形成されることになる。本発明では、ポリシリコンリング２００３Ｃ２が、スクライブライン領域のエピタキシャル層部分内にＰ＋領域が形成されることを防止するために用いられる。スクライブライン領域でダイスを切断する間、ポリシリコンリング２００３Ｃ２は、その下に配置されたエピタキシャル層２０００と電気的に短絡される。この接続によって、ポリシリコンリング２００３Ｃ２に電荷が貯えられることが防止され、スクライブラインのポリシリコンリング２００３Ｃ２の下にデプリーション領域が形成されることが防止されるので、この接続は効果的である。開口部２０１３Ｅは、ポリシリコンフィールドプレートリング２００３Ｃ１を外側のポリシリコンリング２００３Ｃ２から絶縁し、ポリシリコンリング２００３Ｃとエピタキシャル層２０００との間の接続が、活性ＭＯＳＦＥＴセルの性能を低下させることを防止する。
【００５４】
上述された方法の変形実施例では、特別な金属部分が、ターミネーション金属部２０１５Ｂの外側のターミネーション領域に提供されている。この変形実施例の初めの過程は、初めに説明された実施例の図１２に示された過程と等しいが、図９のＢＰＳＧエッチングで用いられたフォトレジストマスクが、新たな金属区分の所望の位置で、環状の開口部２０１３Ｅの外側のＢＰＳＧ層２０１２及びその下に配置された酸化膜２００８Ｃを貫通する新たな環状開口部を形成するように変形されている点が異なる。
【００５５】
図２０及び図２１は、この変形実施例の残りの過程を例示している。図２０及び図２１の部分２０１３Ｆは、ＢＰＳＧエッチングの間にＢＰＳＧ層２０１２及び酸化膜２００８Ｃを貫通して形成された新たな環状開口部を表している。従って、この変形実施例では図９のＢＰＳＧ部分２０１２Ｆは、横方向に分離された環状のＢＰＳＧ部分２０１２Ｆと、２０１２Ｇとに分割されている。同様に、図９の下側に配置された酸化膜２００８Ｃ３は、横方向に隔てられた酸化膜２００８Ｃ３と、２００８Ｃ４とに分割されている。
【００５６】
図２０は、この変形実施例の第４のマスク過程での金属エッチングを表している。このマスク過程では、図１２の金属層２０１５は選択的にエッチングされ、ソース金属電極２０１５Ａと、ゲートフィンガー金属電極２０１６と、ターミネーション金属部２０１５Ｂと、特別な新たな金属部２０１９とが形成される。引き続き実施されるデフレックルエッチングの間、開口部２０１３Ｅがポリシリコン部分２００３Ｃを貫通し、上述された方法でポリシリコン部分２００３Ｃを、ポリシリコン区分２００３Ｃ１と２００３Ｃ２とに分割する。図２０に示されているように、新たな金属部分２０１９は、ターミネーション領域内のポリシリコン区分２００３Ｃ２と接触するが、スクライブライン部分の上には延在していない。
【００５７】
次に、パッシベーション層２０１８が図２１に示された構造の上に形成される。パッシベーション層２０１８と、ＢＰＳＧ部分２０１２Ｇと、酸化膜２００８Ｃ４との組合せが、その外側の境界に沿って金属部分２０１９を横方向に囲繞する。
【００５８】
基層２００１の底面がバックラップされ、その後に図２１に示されているように基層２００１の底面に金属ドレイン電極２０１７が形成される。図２１の平面外に対してパッドマスキング過程が実施され、パッシベーション層２０１８を貫通する開口部が形成され、図１７のゲートパッド２１０１及びソースパッド２１０２が露出される。
【００５９】
新たな金属部分２０１９の導電率は、ポリシリコン区分２００３Ｃ２の導電率よりも十分に高い。ダイをスクライブする（ｄｉｅ ｓｃｒｉｂｉｎｇ）間、ポリシリコン区分２００３Ｃ２がエピタキシャル層２０００と電気的に短絡され、金属部分２０１９が、ポリシリコン区分２００３Ｃ２に沿ったターミネーション領域の外側の周縁部の電位を等しく保つ。
【００６０】
図１４の構造を、図１５の構造に変換したように、環状のＢＰＳＧ部分２０１２Ｅとその下に配置された酸化膜２００８Ｃ２は、図２１の構造で省略することができる。したがって、ターミネーション金属２０１５Ｂとポリシリコン区分２００３Ｃ１は、その外側の周辺部で互いに接触する。同様に、図２１では環状のＢＰＳＧ部分２０１２Ｆとその下に配置された酸化膜２００８Ｃ３を省略できるので、保護用金属２０１９はポリシリコン区分２００３Ｃ２の内側の境界まで延在する。
【００６１】
図２１の構造のうちＢＰＳＧ部分２０１２Ｅ及び２０１２Ｆと、その下側に配置された酸化膜２００８Ｃ２及び２００８Ｃ３が、全て除去された場合の構造の例が、図２２に表されている。図２２の構造は、開口部２０１３Ｄ〜２０１３Ｆを単一の開口部２０１３ＤＥＦに融合するように、図９のＢＰＳＧエッチングで用いられたホトレジストを更に変形することによって形成される。デフレックルエッチングの間、開口部２０１３ＤＥＦの環状部分は、ターミネーション金属部２０１５Ｂとポリシリコン部分２００３Ｃ１がそれらの外側の境界面で接触するようにポリシリコン部分２００３Ｃを貫通している。新たな金属部分２０１９とポリシリコン区分２００３Ｃ２も同様にその内側の境界面で接触している。パッシベーション層２０１８を堆積しパターン化することによって、図２２の構造が形成される。
【００６２】
図１６及び図１７は、図２１の構造に対するパターン化されたポリシリコン層の可能なレイアウトを表している。図２３は、ゲート電極２０１６と、組合せソース電極２０１５Ａ／２０１５Ｂと、金属部分２０１９に対する対応する金属レイアウトを表している。図２３に表されているように、金属部分２０１９は、電極２０１６及び２０１５Ａ／２０１５Ｂを横方向に囲繞するストリップを形成する。
【００６３】
本発明のターミネーション構造は、溝絶縁を用いた電力用ＭＯＳＦＥＴに用いることができる。その溝絶縁された電力用ＭＯＳＦＥＴの適切な例は、米国特許第５，３１６，９５９号明細書に開示されている。図２１及び図２２の特別な金属部分２０１９のような周辺部の金属部分を含むターミネーション構造は、米国特許第５，３１６，９５９号明細書に開示された溝絶縁された電力用ＭＯＳＦＥＴに特に適している。
【００６４】
本発明は特定の実施例について説明されてきたが、これは単なる例示を意図するものであって、本発明の技術的視点を限定するものではない。例えば、ＮチャネルＤＭＯＳＦＥＴを製造する過程は、接合部の極性を反転させ、Ｐ型のドーパントをＮ型のドーパントに及びＮ型のドーパントをＰ型のドーパントに各々変更することによってＰチャネルバーチカルＤＭＯＳＦＥＴを製造する過程に変形することができる。開示された構造を製造するための設備の形式は特に限定されるものではない。他の種類の半導体材料を用いることもできる。
【００６５】
さまざまなポリシリコン部分は、アモルファスシリコンとして堆積された層から形成することができる。この方法の加熱サイクルが、アモルファスシリコンをポリシリコンに変換するために適しているという利点が挙げられる。この点に関して、ポリシリコン及びアモルファスシリコンは、非単結晶シリコンの形を決定するといえる。添付の請求項によって定義される本発明の技術的視点を逸脱することなしに、さまざまな変形、応用及び改良が実施可能なことが当業者には明かである。
【００６６】
【発明の効果】
本発明によれば、電力用ＭＯＳＦＥＴデバイス内に強電界の発生することを防止して、ＭＯＳＦＥＴの性能を向上させることができる。
【図面の簡単な説明】
【図１】従来のＮチャネル電力用ＭＯＳＦＥＴの構造を表す断面図。
【図２】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図３】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図４】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図５】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図６】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図７】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図８】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図９】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図１０】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図１１】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図１２】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図１３】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す断面図。
【図１４】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴデバイス及び関連するターミネーション構造を製造する過程を表す、図１６及び図１７の線Ａ−Ａから見た断面図。
【図１５】図１４に例示された構造の変形例を表す断面図。
【図１６】図１４の構造の多結晶シリコンを表す平面図。
【図１７】図１４の金属層を表す平面図。
【図１８】逆バイアスされた状態のフィールドプレートを備えた本発明のターミネーション構造内のデプリーション領域の外形を表す断面図。
【図１９】フィールドプレートが用いられていない場合のターミネーション構造内のデプリーション領域の外形を表す断面図。
【図２０】ターミネーション領域内の外側のＢＰＳＧ部分と下側の酸化膜を貫通して設けられた環状の開口部を備えた図１２の構造から電力用ＭＯＳＦＥＴを製造するための他の方法の過程を表す断面図。
【図２１】ターミネーション領域内の外側のＢＰＳＧ部分と下側の酸化膜を貫通して設けられた環状の開口部を備えた図１２の構造から電力用ＭＯＳＦＥＴを製造するための他の方法の過程を表す、図２３の線Ａ−Ａから見た断面図。
【図２２】図２１の構造の変形例を表す断面図。
【図２３】図２１の金属層の構造を表す平面図。
【符号の説明】
１ Ｎ−エピタキシャルシリコン層
２ Ｎ＋シリコン基層
３、４ 高濃度Ｐ＋領域
５、６ Ｐボディ領域
７、８ Ｎ＋ソース領域
１２ ソース・ボディ電極
１６ ゲート酸化膜
１８ ゲートポリシリコン
２０００ Ｎ型シリコンエピタキシャル層
２００１ Ｎ型単結晶シリコン基層
２００２ ゲート酸化膜
２００３Ａ、２００３Ｂ、２００３Ｃ ポリシリコン部分
２００３Ｃ１ 環状の第１のポリシリコン区分
２００３Ｃ２ 環状の第２のポリシリコン区分
２００４、２００５ 開口部
２００４Ａ 環状部分
２００６ Ｐ−ボディ領域
２００７ Ｐ−リング領域
２００８Ａ、２００８Ｂ、２００８Ｃ 酸化シリコン層
２００８Ｂ１、２００８Ｂ２ 酸化膜部分
２００８Ｃ１、２００８Ｃ２、２００８Ｃ３ 酸化膜区分
２００９ フォトレジストのブロック
２０１０ フォトレジストのブロック
２０１１ Ｎ＋領域
２０１２ ほう燐珪酸ガラス（ＢＰＳＧ）層
２０１２Ａ〜２０１２Ｆ ＢＰＳＧ層の一部
２０１３Ａ〜２０１３Ｅ 開口部
２０１５ 金属層
２０１５Ａ ソース金属電極
２０１５Ｂ ターミネーション金属部
２０１６ 金属ゲートファインダ電極
２０１７ 金属ドレイン
２０１８ パッシベーション層
２０１９ 特別な金属部分
２１００ デプリーション領域の外形
２１０１ ゲートパッド
２１０２ ソースパッド

Claims (33)

  1. 電力用ＭＯＳＦＥＴの製造方法であって、
    主活性領域及びそれを外囲するターミネーション領域を有する第１の導電型の半導体ボディの主面の上に第１の絶縁層を形成する過程と、
    前記第１の絶縁層の上に非単結晶半導体層を堆積する過程と、
    前記ターミネーション領域の上に前記非単結晶半導体層の少なくとも一部を貫通する開口部を形成する過程と、
    前記開口部を通して前記半導体ボディ内に前記第１の導電型とは相異なる第２の導電型のドーパントを導入し、前記ターミネーション領域に前記第２の導電型のフィールドプレート領域を形成する過程と、
    前記非単結晶半導体層の上及び前記開口部の上に第２の絶縁層を形成する過程と、
    少なくとも前記第２の絶縁層の一部を選択的に除去し、（ａ）前記フィールドプレート領域の少なくとも一部と、（ｂ）前記ターミネーション領域の上の前記非単結晶半導体層の少なくとも一部とを露出させる過程と、
    前記絶縁層の上の導電性材料のパターン化された層を形成する過程であって、前記導電性材料のパターン化された層の一部をなす単体の導電性材料からなる導電性材料部分が、露出された前記フィールドプレート領域と、露出された前記ターミネーション領域の上の前記非単結晶半導体層とに接触し、かつ前記ターミネーション領域の上の前記非単結晶半導体層が、前記導電性材料部分と接触している部分より横方向外側にその接触部分を囲繞する形で露出された部分を有するように、前記導電性材料のパターン化された層が設けられる、該過程と、
    その後、前記導電性材料部分との接触部分を囲繞する前記露出された部分の前記非単結晶半導体層をエッチングし、前記ターミネーション領域の上の前記非単結晶半導体層の材料を、（ａ）前記導電性材料部分に接触する第１の非単結晶半導体区分と（ｂ）前記第１の非単結晶半導体区分を囲繞するように前記第１の非単結晶半導体区分から横方向外側に分離された第２の非単結晶半導体区分とに分割する過程とを有することを特徴とする電力用ＭＯＳＦＥＴの製造方法。
  2. 前記非単結晶半導体層と、前記導電性材料のパターン化された層が各々、ポリシリコンと金属を主成分とすることを特徴とする請求項１に記載の方法。
  3. 前記導電性材料のパターン化された層を形成する前記過程において、前記導電性材料が、前記第２の非単結晶半導体区分となる領域の上に配置されないようなパターンの層に形成されることを特徴とする請求項１若しくは２に記載の方法。
  4. 前記導電性材料のパターン化された層を形成する前記過程において、前記導電性材料が、前記第２の非単結晶半導体区分となる領域の少なくとも一部の上にも配置されるようなパターンの層に形成されることを特徴とする請求項１若しくは２に記載の方法。
  5. 前記非単結晶半導体層と前記導電性材料部分との前記接触部分を囲繞する前記非単結晶半導体層の前記露出された部分が、前記接触部分から横方向に隔てられた位置に設けられることを特徴とする請求項１乃至４の何れかに記載の方法。
  6. 電力用ＭＯＳＦＥＴの製造方法であって、
    主活性領域及びそれを外囲するターミネーション領域を有する半導体ボディの主面の上に第１の絶縁層を形成する過程と、
    前記第１の絶縁層の上に非単結晶半導体層を堆積する過程と、
    前記非単結晶半導体層の上に第２の絶縁層を形成する過程と、
    前記第２の絶縁層の材料を選択的に除去し、前記ターミネーション領域の上の前記非単結晶半導体層の少なくとも一部を露出させる過程と、
    前記第２の絶縁層の上及び前記非単結晶半導体層の露出された部分の上に導電層を堆積する過程と、
    ソース電極と、ゲート電極とを形成するとともに、（ａ）前記ソース電極及び前記ゲート電極を横方向外側に隔てられた位置で外囲し、（ｂ）前記ターミネーション領域の上の前記非単結晶半導体層に接触する追加の導電性部分を形成するように前記導電層をパターン化する過程であって、前記ターミネーション領域の上の前記非単結晶半導体層の露出された部分が、前記活性領域を横方向に隔てられた位置で外囲するように、前記導電層がパターン化される、該過程と、
    前記露出された部分で前記非単結晶半導体層をエッチングし、前記ターミネーション領域の上の前記非単結晶半導体層の材料を、第１の非単結晶半導体区分と、前記第１の非単結晶半導体区分を囲繞するように前記第１の非単結晶半導体区分から横方向外側に分離された第２の非単結晶半導体区分とに分割する過程とを有することを特徴とする電力用ＭＯＳＦＥＴの製造方法。
  7. 前記非単結晶半導体層と前記導電層が各々、ポリシリコンと金属を主成分とすることを特徴とする請求項６に記載の方法。
  8. ＭＯＳＦＥＴセルのソース領域を形成するべく前記活性領域内にドーパントを導入する過程を更に有することを特徴とする請求項６若しくは７に記載の方法。
  9. 前記導電層をパターン化する前記過程において、前記ソース電極の一部が、前記ターミネーション領域の上の前記非単結晶半導体層と接触するようなパターンの層に形成されることを特徴とする請求項６乃至８の何れかに記載の方法。
  10. 前記活性領域を横方向に隔てられた位置で外囲する前記非単結晶半導体層の前記露出された部分が、前記ソース電極が前記非単結晶半導体層と接触する位置を外囲するように横方向に隔てられた位置に設けられることを特徴とする請求項９に記載の方法。
  11. 前記追加の導電性部分が、前記ターミネーション領域から垂直に間隔を置いて配置されるように形成されていることを特徴とする請求項６乃至１０の何れかに記載の方法。
  12. 電力用ＭＯＳＦＥＴの製造方法であって、
    主活性領域及びそれを外囲するターミネーション領域を有する第１の導電型の半導体ボディに沿った第１の絶縁層の上に非単結晶半導体層を形成する過程と、
    （ａ）前記活性領域の上に配置された開口部と、（ｂ）前記活性領域の上の前記開口部を横方向に囲繞すると共に前記ターミネーション領域の上に配置された開口部とを形成するべく前記非単結晶半導体層をパターン化し、（ｂ１）前記活性領域を主に覆う主非単結晶半導体部分と、（ｂ２）前記ターミネーション領域を覆う横方向に分離された周辺非単結晶半導体部分とに前記非単結晶半導体層を分割する過程と、
    前記開口部を通して前記半導体ボディに前記第１の導電型とは相異なる第２の導電型のドーパントを導入し、（ａ）前記活性領域内の前記第２の導電型のボディ領域と、（ｂ）前記ターミネーション領域内の前記第２の導電型のフィールドプレート領域とを形成する過程と、
    前記活性領域の上の前記開口部を通し、前記ターミネーション領域の上の前記開口部を通さず、前記半導体内に前記第１の導電型のドーパントを選択的に導入し、前記ボディ領域内に前記第１の導電型のソース領域を形成する過程と、
    前記非単結晶半導体部分の上及び前記開口部内に第２の絶縁層を形成する過程と、
    少なくとも前記第２の絶縁層の一部を選択的に除去し、前記ソース領域と、前記フィールドプレート領域と、前記２個の非単結晶半導体部分の各々の少なくとも一部を露出する過程と、
    （ａ）前記主非単結晶半導体部分と接触するゲート電極と、（ｂ）前記ソース領域と、前記フィールドプレート領域と、前記周辺非単結晶半導体部分とに接触するソース電極と、（ｃ）前記半導体と接触するドレイン電極とを形成する過程とを有することを特徴とする電力用ＭＯＳＦＥＴを製造する方法。
  13. 前記選択的に除去する過程において形成された前記第２の絶縁層を貫通する環状開口部を通して、前記周辺非単結晶半導体部分をエッチングし、前記周辺非単結晶半導体部分を、（ａ）前記ソース電極に接触しかつ前記活性領域を横方向に囲繞する第１の非単結晶半導体区分と、（ｂ）横方向に分離され、前記第１の非単結晶半導体区分を横方向に囲繞する第２の非単結晶半導体区分に分割する過程を更に有することを特徴とする請求項１２に記載の方法。
  14. 前記第１の絶縁層の前記厚みが１００Å〜１０００Åからなることを特徴とする請求項１２若しくは１３に記載の方法。
  15. 前記第１の絶縁層が、均一な厚さを有することを特徴とする請求項１２乃至１４の何れかに記載の方法。
  16. 前記選択的な除去過程において形成された開口部を通して、前記第２の導電型のドーパントを導入し、（ａ）前記ボディ領域と連続したより高濃度にドープされたボディ接触領域と、（ｂ）前記フィールドプレート領域と連続したより高濃度にドープされたフィールドプレート接触領域とを形成する過程を更に有することを特徴とする請求項１２乃至１５の何れかに記載の方法。
  17. 前記ソース電極が、前記ボディ接触領域及び前記フィールドプレート接触領域の両方と接触していることを特徴とする請求項１６に記載の方法。
  18. 前記ゲート電極と、前記ソース領域と、前記ドレイン電極を形成する前記過程が、
    前記ソース領域と、前記フィールドプレート領域と、前記２つの非単結晶半導体部分とに接触する金属層を前記絶縁層の上に堆積する過程と、
    前記金属層をパターン化し、ゲート電極とソース電極を形成する過程と、
    前記ソース領域と、前記フィールドプレート領域と、前記２つの非単結晶半導体部分とから隔てられた位置で、前記半導体ボディと接触するように前記ドレイン電極を別個に形成する過程とを有することを特徴とする請求項１２乃至１７の何れかに記載の方法。
  19. 前記選択的に除去する過程において形成された前記第２の絶縁層を貫通する環状開口部を通して、前記周辺非単結晶半導体部分をエッチングし、前記周辺非単結晶半導体部分を、（ａ）前記ソース電極に接触しかつ前記活性領域を横方向に囲繞する第１の非単結晶半導体区分と、（ｂ）横方向に分離され、前記第１の非単結晶半導体区分を横方向に囲繞する第２の非単結晶半導体区分に分割する過程を有し、
    前記金属層をパターン化する過程において、前記金属層の部分が、前記第２の非単結晶半導体区分となる領域の上に配置されないようなパターンに形成されることを特徴とする請求項１８に記載の方法。
  20. 前記選択的に除去する過程において形成された前記第２の絶縁層を貫通する環状開口部を通して、前記周辺非単結晶半導体部分をエッチングし、前記周辺非単結晶半導体部分を、（ａ）前記ソース電極に接触しかつ前記活性領域を横方向に囲繞する第１の非単結晶半導体区分と、（ｂ）横方向に分離され、前記第１の非単結晶半導体区分を横方向に囲繞する第２の非単結晶半導体区分に分割する過程を有し、
    前記金属層をパターン化する過程において、前記金属層の部分が、前記第２の非単結晶半導体区分となる領域の少なくとも一部の上も配置されるようなパターンに形成されることを特徴とする請求項１８に記載の方法。
  21. 前記金属層の前記第２の非単結晶半導体区分となる領域の上に配置された部分が、前記ターミネーション領域から垂直方向に隔てられて配置されるように形成されていることを特徴とする請求項２０に記載の方法。
  22. 前記選択的に除去する過程が、（ａ）前記ソース領域に達する新たな開口部と、（ｂ）前記フィールドプレート領域に達する新たな開口部と、（ｃ）前記主非単結晶半導体部分に達する少なくとも１つの新たな開口部と、（ｄ）前記周辺非単結晶半導体部分に達する少なくとも１つの新たな開口部とを形成するように前記第２の絶縁層の少なくとも一部を除去する過程を有することを特徴とする請求項１２乃至２１の何れかに記載の方法。
  23. 電力用ＭＯＳＦＥＴであって、
    主活性領域及びそれを外囲するターミネーション領域とを備えた半導体ボディと、
    前記活性領域内に配置された少なくとも１つのソース領域と、
    前記活性領域と前記ターミネーション領域の上に配置された第１の絶縁層と、
    前記活性領域の上の前記第１の絶縁層の上に配置された主多結晶半導体部分と、
    前記ターミネーション領域の上の前記第１の絶縁層の上に配置されかつ前記主多結晶半導体部分から横方向に隔てられた周辺多結晶半導体区分と、
    前記主多結晶半導体部分と、前記周辺多結晶半導体区分の上に配置された第２の絶縁層と、
    前記主多結晶半導体部分に接触するゲート電極と、
    前記活性領域内に配置された各ソース領域に接触するソース電極と、
    前記ソース電極及び前記ゲート電極から横方向に隔てられ、前記周辺多結晶半導体区分に接触する金属部分とを有し、
    前記周辺多結晶半導体区分が前記ターミネーション領域のスクライブラインの上に延在し、スクライブ動作の間にスクライブされることを特徴とする電力用ＭＯＳＦＥＴ。
  24. 前記周辺多結晶半導体区分が、前記主多結晶半導体部分を横方向に囲繞することを特徴とする請求項２３に記載の電力用ＭＯＳＦＥＴ。
  25. 電力用ＭＯＳＦＥＴであって、
    主活性領域及びそれを外囲するターミネーション領域とを有する第１の導電型の半導体ボディと、
    前記活性領域内に配置された少なくとも１つのソースと、
    前記活性領域内に配置された、前記第１の導電型とは相異なる第２の導電型のボディ領域と、
    前記ターミネーション領域内に配置されたフィールドプレート領域と、
    前記活性領域と前記ターミネーション領域の上に配置された第１の絶縁層と、
    前記活性領域の上の前記第１の絶縁層の上に配置された主多結晶半導体部分と、
    前記ターミネーション領域の上の前記第１の絶縁層の上に配置され、互いにかつ前記主多結晶半導体部分から横方向に隔てられた第１及び第２の周辺多結晶半導体区分と、
    前記主多結晶半導体部分と前記周辺多結晶半導体区分との上に配置された第２の絶縁層と、
    前記主多結晶半導体部分に接触するゲート電極と、
    前記ソース領域と、前記フィールドプレート領域と、前記第１の多結晶半導体区分とに接触するソース電極と、
    前記半導体に接触するドレイン電極と、
    前記第２の多結晶半導体区分と接触し、かつ前記ソース電極及びゲート電極から横方向に分離された金属部分とを有し、
    前記第２の多結晶半導体区分が、前記ターミネーション領域のスクライブライン区分の上に延在し、スクライビング動作の間にスクライブされることを特徴とする電力用ＭＯＳＦＥＴ。
  26. 前記第１の多結晶半導体区分が、前記主多結晶半導体部分を横方向に囲繞し、前記第２の多結晶半導体区分が、前記第１の多結晶半導体区分を横方向に囲繞することを特徴とする請求項２５に記載の電力用ＭＯＳＦＥＴ。
  27. 前記フィールドプレート領域が、前記第１の多結晶半導体区分に沿って延在すると共に前記第１の多結晶半導体区分の下に部分的に延在する環状のフィールドリング領域を有し、かつ前記フィールドリング領域の外側の前記ターミネーション領域の隣接する材料とＰＮ接合を形成することを特徴とする請求項２５若しくは２６に記載の電力用ＭＯＳＦＥＴ。
  28. 前記第２の絶縁層が、前記スクライブライン区分の上に延在し、スクライブ動作の間にスクライブされることを特徴とする請求項２３乃至２７の何れかに記載の電力用ＭＯＳＦＥＴ。
  29. 前記金属部分が、前記ソース電極及び前記ゲート電極を横方向に囲繞することを特徴とする請求項２３乃至２８の何れかに記載の電力用ＭＯＳＦＥＴ。
  30. 前記金属部分が、前記ターミネーション領域から垂直方向に間隔を置いて配置されていることを特徴とする請求項２３乃至２９の何れかに記載の電力用ＭＯＳＦＥＴ。
  31. 電力用ＭＯＳＦＥＴであって、
    主活性領域及びそれを外囲するターミネーション領域とを有する第１の導電型の半導体ボディと、
    前記活性領域内に配置された少なくとも１つのソース領域と、
    前記活性領域内に配置された、前記第１の導電型とは相異なる第２の導電型のボディ領域と、
    前記ターミネーション領域内に配置されたフィールドプレート領域と、
    前記活性領域と前記ターミネーション領域の上に配置された等しい厚さを有する第１の絶縁層と、
    前記活性領域の上の前記第１の絶縁層の上に配置された主多結晶半導体部分と、
    前記ターミネーション領域の上の前記第１の絶縁層の上に配置されると共に前記主多結晶半導体部分から横方向に間隔を置いて配置された周辺多結晶半導体区分と、
    前記主多結晶半導体部分と前記周辺多結晶半導体区分の上に配置された第２の絶縁層と、
    前記主多結晶半導体部分に接触するゲート電極と、
    前記フィールドプレート領域と、前記ソース電極が前記フィールドプレート領域と接触する位置から横方向に間隔を置いて配置された前記周辺多結晶半導体区分と、前記活性領域内に配置された各ソース領域とに接触するソース電極と、
    前記半導体ボディに接触するドレイン電極とを有することを特徴とする電力用ＭＯＳＦＥＴ。
  32. 前記第１絶縁層の前記厚さが１００Å〜１０００Åであることを特徴とする請求項３１に記載の電力用ＭＯＳＦＥＴ。
  33. 前記フィールドプレート領域が、前記周辺多結晶半導体区分に沿って延在し、かつ前記周辺多結晶半導体区分の少なくとも一部の下に配置された環状のフィールドリング領域を有し、かつ前記フィールドリング領域の外側の前記ターミネーション領域の隣接する材料とのＰＮ接合を形成することを特徴とする請求項３１若しくは３２に記載の電力用ＭＯＳＦＥＴ。
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