JP4887559B2

JP4887559B2 - 半導体装置の製造方法

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Publication number: JP4887559B2
Application number: JP2000339337A
Authority: JP
Inventors: 治雄中澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-11-07
Filing date: 2000-11-07
Publication date: 2012-02-29
Anticipated expiration: 2020-11-07
Also published as: JP2002151692A

Description

【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型パイポーラトランジスタ（ＩＧＢＴ）等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌｏｒＴｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴの高速スイッチング性および電圧駆動特性と、バイポーラ・トランジスタの低オン電圧特性を併せ持つ半導体装置である。
ＩＧＢＴは、汎用インバータ、ＡＣサーボや無停電電源（ＵＰＳ）およびスイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器およびストロボなどの民生機器分野への応用が拡大してきている。さらに、次世代ＩＧＢＴの開発も進んでおり、新しいコンセプトの素子構造をしたＩＧＢＴの開発により、さらに低オン電圧のＩＧＢＴが開発され、応用装置の低損失化や高効率化が図られている。
【０００３】
ＩＧＢＴの構造には、エピタキシャル結晶を用いたパンチスルー型、ＦＺ結晶を用いたノンパンチスルー型、そしてＦＺ結晶を用いたパンチスルー型であるフィールドストップ型等がある。
現在量産されているＩＧＢＴは、一部のオーディオ・パワー・アンプ用で、コンプリメンタリーに用いられるｐチャネル型を除いて、ほぼすべて、ｎチャネル型の縦型二重拡散構造（ｎ−ＤＭＯＳ型構造）となっている。つぎに、ｎチャネル型ＩＧＢＴで、前記の３つの型の構造について説明する。
【０００４】
図１５は、エピタキシャル基板を用いたパンチスルー型のＩＧＢＴのセル部の要部断面図である。ｐ⁺基板２０１と、このｐ⁺基板２０１上にエピタキシャル成長させて、バッファ層７０と、活性層であるｎ^-層７１を形成する。このバッファ層７０とｎ^-層７１がエピタキシャル成長層２０２であり、ｐ⁺基板２０１とこのエピタキシャル成長層２０２を含めて半導体基板２００となる。この半導体基板２００はエピタクシャル基板とも言われる。また、厚いｐ⁺基板２０１は、ＩＧＢＴのコレクタ層１８となる。この半導体基板１００のｎ^-層７１の表面層にｐウエル領域１１を形成し、このｐウエル領域１１の表面層にｎ⁺エミッタ領域１２を形成する。ｎ⁺エミッタ領域１２とｎ^-層７１に挟まれたｐウエル領域１１上とｎ^-層７１上にゲート絶縁膜１３を介してゲート電極１４を形成し、ゲート電極１４上に層間絶縁膜１５を形成し、その上にエミッタ電極１７を形成する。また、コレクタ領域１８であるｐ⁺基板２０１上に、コレクタ電極となる裏面金属膜１９を形成する。図示しないが、このようにして形成された半導体チップに表面保護処理を施し、パッケージに収納して、パンチスルー型のＩＧＢＴが完成する。
【０００５】
このパンチスルー型のＩＧＢＴでは、コレクタ電極である裏面金属膜１９にプラス、エミッタ電極１７にマイナスの定格電圧を印加したときに、ｎ^-層７１内に広がった空乏層が、ｎ⁺バッファ層７０に到達するよう設計されている。この構造がＩＧＢＴでは主流の構造である。
耐圧６００ＶのＩＧＢＴでは、ｎ^-層７１は、厚さ１００μｍ程度で十分であるが、ｐ⁺基板２０１を含む半導体基板２００の厚さは３００〜４００μｍになり、ｐ⁺基板２０１の厚みが、オン電圧特性を改善する上で律則となり、また、エピタキシャル成長という高価な結晶を用いるために、ＩＧＢＴの低コスト化の律則となっていた。
【０００６】
これを打破するために、エピタキシャル基板を用いずに、安価なＦＺ結晶を用いて低コスト化を図り、さらに、低ドーズ量で厚みの薄いｐ⁺コレクタ領域を形成したＩＧＢＴが開発された。このＩＧＢＴには、ｎ^-層に広がった空乏層がｐ⁺コレクタ領域に到達しないノンパンチスルー型と、バッファ層を設け、ｎ^-層に広がった空乏層がバッファ層に到達するフィールドストップ型がある。
【０００７】
図１６は、ノンパンチスルー型のＩＧＢＴの断面構造である。ＦＺ結晶の半導体基板３００の表面側にｐウエル領域１１、ｎ⁺エミッタ領域１２、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１５およびエミッタ電極１７を形成し、裏面側にｐ⁺コレクタ領域１８およびコレクタ電極となる裏面金属膜１９を形成する。ｐウエル領域１１とｐ⁺コレクタ領域１８が形成されない半導体基板３００がｎ^-層７２となる。
【０００８】
このノンパンチスルー型のＩＧＢＴでは、コレクタ電極である裏面金属膜１９にプラス、エミッタ電極１７にマイナスの定格電圧を印加したとき、ｎ^-層７２に広がった空乏層が、ｐ⁺コレクタ領域１８に到達しないように設計されている。
このノンパンチスルー型のＩＧＢＴのｐ⁺コレクタ領域１８は、低ドーズ量で厚みが薄い層であり、図１５のエピタキシャル基板を用いたパンチスルー型のＩＧＢＴよりも大幅に薄くなる。また、この構造では、ｐ⁺コレクタ層１８の厚さと不純物濃度を制御することで、正孔の注入率を制御できるので、ライフタイムキラーの導入なしでも、高速スイッチング特性が得られる。しかし、ｎ^-層７２の厚さは、バッファ層で空乏層の伸びを停止させる構造のパンチスルー型に比べて厚くなるので、オン電圧は、やや高い値となる。しかし、高価なエピタキシャル基板を用いずに、安価なＦＺ結晶を用いるため、ＩＧＢＴの低コスト化を図ることができる。
【０００９】
図１７は、フィールドストップ型のＩＧＢＴの断面構造である。基本構造は、図１５のパンチスルー型ＩＧＢＴと同じあるが、高価なエピタキシャル基板を用いずに、安価なＦＺ基板を用いて、半導体基板４００の厚さをバックラップにより１５０〜２００μｍとしている。図１５のパンチスルー型と同じくｎ^-層７３の厚みは、６００Ｖ耐圧では１００μｍ程度にしてあり、定格電圧で、ｎ^-層７３内に形成された空乏層がｎ⁺バッファ層７０に到達するように設計されている。
【００１０】
前記したように、ｐ⁺コレクタ領域７０は、低ドーズ量の拡散深さが浅いｐ⁺拡散層で形成され、正孔の注入を抑制した、低注入コレクタ領域となっている。これにより、ノンパンチスルー型の場合と同様にライフタイムキラーの導入は不要である。また、ｎ^-層７３の厚みをノンパンチスルー型のＩＧＢＴと比べて、薄くできるため、オン電圧とスイッチング特性のトレードオフは、ノンパンチスルー型に比べて改善される。
【００１１】
さらに、オン電圧の低減を目的として、図示しないが、半導体基板４００の表面層に、狭くて深いトレンチ溝を形成し、そのトレンチ溝の表面にゲート絶縁膜を形成し、このトレンチ溝にポリシリコン等を充填して、トレンチＭＯＳゲート構造を形成すると、オン電圧とスイッチング特性のトレードオフは一層改善される。
【００１２】
しかし、これらのＦＺ結晶を用いた薄層基板の、ノンパンチスルー型もしくはフィールドストップ型のＩＧＢＴを実現するためには、半導体基板を薄くするために、裏面を研削するバックラップや裏面からのイオン注入とその後の熱処理等が必須になるため、製造プロセス上の技術的課題が多い。
図１８から図２５は、従来のノンラッチアップ型の薄膜基板のＩＧＢＴの製造方法で、工程順に示した要部工程断面図である。ここで、図１９は、図１８の平面図のＸ−Ｘ線で切断した要部工程断面図である。
【００１３】
まず、６７５μｍ程度の厚さのＦＺ基板である半導体基材５００を用いて、その表面側に、成膜工程、フォトリソグラフィ工程、不純物導入のためのイオン注入工程等を順に行って、ウエハ８１ａに、ｐウエル領域１１、ｎ⁺エミッタ領域１２、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１５、耐圧構造部の絶縁膜１６およびエミッタ電極１７を形成し、その上に、ウエハ８１ａを保護するためのレジスト膜８０を２μｍ程度の厚さで形成する（図１８、図１９）。尚、図１８の四角形は半導体素子８２であり、その他の領域は素子分離領域８３である。
【００１４】
つぎに、半導体基材５００の裏面を、裏面からの深さが５２５μｍである研削線８４までバックラップし、半導体基材５００を、厚み１５０μｍのウエハ８１とする（図２０）。
つぎに、ウエハ８１の裏面からｐ型の不純物８７をイオン注入８６で導入する（図２１）。
【００１５】
つぎに、レジスト膜８０を灰化して除去する（図２２）。
つぎに、アニール（裏面アニールという熱処理）してｐ⁺コレクタ領域１８を形成する（図２３）。
つぎに、Ｎｉを３μｍ程度の厚さに蒸着して、コレクタ電極となる裏面金属膜１９を形成する（図２４）。
【００１６】
つぎに、図示しないウエハ−チェック等により各半導体素子８２の電気的特性チェックを行う。
つぎに、素子分離領域８３の切断領域２０を、ウエハ切断機であるダイシングソー９１で矢印９２に沿って切断（ダイシング）して、半導体チップ５００とする（図２５（ａ）、（ｂ））。
この半導体チップ５００を表面保護処理し、パッケージに収納して、ノンパッンチスルー型の薄膜基板のＩＧＢＴが完成する。
【００１７】
【発明が解決しようとする課題】
図２６は、図２４の工程を終えた後のウエハ８１の曲がり状態を示す図である。ウエハ８１は、裏面金属膜１９を形成することで、裏面金属膜１９側が凹型になるように大きく反る。これは、蒸着で裏面金属膜１９を形成しているときのウエハ８１と裏面金属膜１９の温度が室温より高く、室温に戻ったときに、熱膨張係数の大きい裏面金属膜１９が、ウエハ８１より大きく縮むためである。
【００１８】
つぎに、図１８から図２４の各工程でのウエハ８１の反り量Ｌを測定した結果について説明する。
図２７は、従来品Ｄ（従来ウエハ）で、各製造工程と反り量を測定結果を示す図である。ウエハの直径は６インチである。図中の横軸は工程Ｎｏであり、工程０は、図１９のレジスト膜８０を被覆する前の工程、工程１は図１９の工程、工程２は図２０の工程、工程３は図２１の工程、工程４は図２２の工程、工程５は２３の工程、工程６は図２４の工程である。また、縦軸の＋はウエハ８１の表面側が凹型に反る場合で、−はウエハの裏面側が凹型に反る場合である。
【００１９】
工程２のバックラップ後には、＋１．４ｍｍの反り量である。工程４のレジスト灰化により、反りは緩和されるが、工程５の裏面アニールにより、反り量は＋２．１ｍｍに増大する。そして、工程６の裏面金属膜１９を蒸着で形成すると、反りは反転して、ウエハ８１の裏面側が凹型となり、反り量は−３．１ｍｍとなる。
【００２０】
このように、工程６の裏面金属膜１９をウエハ８１の裏面に蒸着した後、図２６のようにウエハ８１が裏面側で凹型に大きく反ってしまう。この反り量が大きくなるとウエハ８１が割れてしまう。また、割れない場合でも、反り量が大きいために、次工程のダイシング工程が行ないずらくなり、生産性が低下し、製造コストが高くなるという問題が生じる。さらに、ダイシング後の半導体チップ５００の形状が歪み、ＩＧＢＴの正規の特性が得られなくなる場合もある。
【００２１】
この発明の目的は、前記の課題を解決して、ウエハの反り量を小さく抑制し、高い生産性により、低コスト化できる半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、複数の半導体素子と、該複数の半導体素子を分離し、前記半導体素子が形成されない素子分離領域とを有する半導体ウエハで、該半導体ウエハの裏面側に、前記半導体素子の裏面電極となる第１金属膜が形成され、前記半導体ウエハが前記素子分離領域で切断されて、形成される半導体装置の製造方法において、半導体ウエハに、複数の半導体素子が形成される工程と、前記半導体ウエハの表面側の前記素子分離領域に前記半導体ウエハより熱膨張係数が大きい薄膜が形成される工程と、前記半導体ウエハの裏面側に第１金属膜が形成される工程と、前記半導体ウエハが前記素子分離領域で切断される工程とを含む製造方法とする。
【００２３】
また、前記薄膜が素子分離領域に選択的に形成されるとよい。
また、前記薄膜が、第２金属膜であるとよい。
また、前記薄膜が、樹脂膜であるとよい。
また、前記第２金属膜が、前記第１金属膜と同じ材料からなるものであるとよい。
【００２４】
また、半導体ウエハに、複数の半導体素子が形成される工程と、前記半導体ウエハの裏面側の全面に前記第１の金属膜が形成される工程と、素子分離領域の前記半導体ウエハの裏面側の前記第１金属膜が除去される工程と、前記半導体ウエハが前記素子分離領域で切断される工程とを含む製造方法とするとよい。
前記素子分離領域の第１金属膜が選択的に除去されるとよい。前記のように、第１金属膜を形成する前に、ウエハの表面側の素子分離領域に、ウエハの熱膨張係数より大きい膜を形成することで、第１金属膜を形成した後のウエハの反り量を小さくできる。これは、第１金属膜がウエハより熱膨張係数が大きいがために生ずる反りを、反対側の分離領域にもウエハよりも熱膨張係数の大きい薄膜を形成することで、相殺し、小さくするものである。また、ウエハの裏面側の素子分離領域の第１金属膜を除去することで、ウエハの反り量を小さくすることができる。
【００２５】
このように、ウエハの反り量を小さくすることで、その後の、ウエハチェック、ダイシング作業をスムースに進め、高い生産性で低コストの半導体装置を製造することができる。
【００２６】
【発明の実施の形態】
図１から図３は、この発明の第１実施例の半導体装置の製造方法で、工程順に示した要部工程断面図である。
図１において、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部工程断面図である。ここでは、ウエハの導電型をｎ型とするが、ｐ型であっても構わない。その場合は、各領域の導電型は逆になる。
【００２７】
従来の図２３に相当する工程が終了したウエハ１の表面側の周辺部４に、Ｎｉなどの金属膜５を０．８μｍ程度の膜厚で、蒸着により形成する。尚、図中の符号で、２はウエハ１に形成された半導体素子、３は半導体素子２が形成されない素子分離領域、１１はｐウエル領域、１２はｎ⁺エミッタ領域、１３はゲート絶縁膜、１４はゲート電極、１５は層間絶縁膜、１６は耐圧構造部の絶縁膜、１７はエミッタ電極、１８はｐ⁺コレクタ領域、１００は半導体基板である（図１）。
【００２８】
つぎに、ウエハ１の裏面全面にＮｉなどを３μｍ程度の膜厚に蒸着し、コレクタ電極となる裏面金属膜１９を形成する（図２）。
つぎに、図示しないウエハ−チェック等により各半導体素子２の電気的特性チェックを行う。
つぎに、図２のウエハ１の切断領域２０を、図示しないダイシングソー９１で切断して、半導体チップ２００を形成する（図３）。
【００２９】
この半導体チップ２００を、図示しない表面保護処理をして、パッケージに収納して半導体装置（ノンパンチスルー型で薄膜基板のＩＧＢＴ）が完成する。
図４は、ウエハの表面に形成する金属膜の別の形成パターンである。図１の金属膜５に相当する金属膜２２を形成する領域は、素子分離領域３のうち、ウエハ１を左右・上下に、対称に分ける十字領域３ａである。
【００３０】
図５は、ウエハの表面に形成する金属膜の別の形成パターンである。半導体素子２が形成されない素子分離領域３の４つのコーナー部に、図１の金属膜５に相当する金属膜２３を形成する。
図６は、ウエハの表面に形成する金属膜の別の形成パターンである。半導体素子２が形成されない素子分離領域３の全面に、図１の金属膜５に相当する金属膜２４を形成する。
【００３１】
図１、図４、図５および図６のように、裏面金属膜１９を形成する前に、素子分離領域３の表面に、Ｎｉなどの金属膜５、２２、２３、２４を形成することで、裏面金属膜１９を形成した後のウエハ１の反り量を小さくできる。
これは、前記したように、金属膜５、２２、２３、２４を蒸着などで形成する場合、ウエハ１と金属膜５、２２、２３、２４の温度は、室温より高い状態にあり、室温に戻した場合に、熱膨張係数の大きい金属膜５、２２、２３、２４の縮みがウエハ１より大きいために、金属膜５、２２、２３、２４を被覆した側、つまり、ウエハ１の表面側が、凹型になるように、ウエハ１は反ることになる。その状態で、ウエハ１の裏面側に裏面金属膜１９を形成すると、前記の凹型を打ち消して、裏面側が凹型となる。しかし、当然、金属膜５、２２、２３、２４を表面側に形成しない従来ウエハ８１よりも、ウエハ１の裏面側が凹型に反る反り量は小さくなる。
【００３２】
また、金属膜５、２２、２３、２４の代わりに樹脂膜を形成しても同様の効果が得られる。この樹脂膜としては、レジスト、ポリイミドを用いるとよい。特に感光性のポリイミドが好ましい。その方法は、図１に相当する工程で、スピンコートによりポリイミドを３μｍ程塗布した後に、パターニングをして、ウエハ１の表面側の素子分離領域３にポリイミドを残すことである。
【００３３】
ポリイミドは、塗布後の硬化で、体積が小さくなるために、ポリイミドが被覆したウエハの表面側が凹型に反る。この反りを裏面金属膜を形成することで、打ち消して、ウエハ１の裏面側が凹型になるように反る。当然、この反り量はポリイミドを被覆しない場合より小さくなる。
このように、ウエハ１の反り量を小さくすることで、その後の、ウエハチェック、ダイシング作業がスムースに進み、高い生産性で低コストの半導体装置を製造することができる。
【００３４】
尚、ここでは、従来の図２３の裏面アニール工程後に、ウエハ１の表面側の素子分離領域３に、金属膜５、２２、２３、２４を蒸着する工程で説明したが、裏面アニール工程前に、金属膜５、２２、２３、２４を成膜し、その後、裏面アニール工程で、この金属膜５、２２、２３、２４をアニールしてもよい。この場合、第１実施例に示した場合よりも、裏面金属膜１９を形成する工程前のウエハ１の反り量が大きくなる。しかし、裏面金属膜１９の成膜は、この反り量を打ち消すように働くために、裏面金属膜１９を形成する工程前の反り量が大きい程、裏面金属膜１９を成膜後のウエハ１の反り量は、逆に少なくできる。また、反り量は、ウエハ１の表面に形成する金属膜５、２２、２３、２４と裏面金属膜１９の膜厚で、当然、調整することができる。
【００３５】
図７は、図１（ａ）のパターンにおいて、ウエハの反り量と各工程の関係を示す図である。工程０は図１９のレジスト塗布前、図１９の工程後、工程１は図１９の工程後、工程２は図２０の工程後、工程３は図２１の工程後、工程４は図２２の工程後、工程５は図２３の工程後、工程５ａは図１の工程後、工程６は図２（従来工程では図２４）の工程後である。点線が従来品Ｄで、実線が本発明品Ａである。また、縦軸の反り量の記号で、＋は、金属膜５（従来品ではエミッタ電極１７）が形成されていえるウエハ１の表面側が凹型に反る場合を示し、−は、裏面金属膜１９が形成されているウエハ１の裏面側が凹に反る場合を示す。
【００３６】
本発明品（ウエハ）Ａは、裏面金属膜１９を形成する前の工程５ａでは、金属膜５が形成されるウエハ１の表面側が凹型に反る反り量は、＋２．４ｍｍと、大きくなるが、裏面金属膜１９の形成後の工程６のウエハ１では、ウエハの裏面側が凹型に反り、その反り量は−１．５ｍｍとなる。この工程６の従来品Ｄの反り量は−３．１ｍｍであり、この反り量に対して、本発明品Ａの反り量は１．６ｍｍも小くなっている。
【００３７】
また、図４、図５、図６の金属膜２２、２３、２４のパターンにした場合でも同様の効果が得られ、さらに、Ｎｉ膜の代わりにポリイミド膜を形成しても同様の効果が得られる。
図８から図１０は、この発明の第２実施例の半導体装置の製造方法で、工程順に示した要部工程断面図である。これは、従来品の素子分離領域の裏面金属膜を選択的に除去した場合の実施例である。図９（ａ）は、図１（ａ）の裏面の平面図で、図９（ｂ）は図９（ａ）のＸ−Ｘ線で切断した要部工程断面図である。
【００３８】
ウエハ１は、従来の図２３に相当する工程を終了したウエハである（図８）。
このウエハ１の裏面全面にコレクタ電極となる裏面金属膜１９をＮｉなどで３μｍ程度の膜厚で形成し、周辺部３４の裏面金属膜１９を除去する。裏面金属膜１９が除去された箇所が裏面金属膜除去領域３６である（図９）。
つぎに、図示しないウエハ−チェック等により各半導体素子２の電気的特性チェックを行う。
【００３９】
つぎに、図９のウエハ１の切断領域２０を、図示しないダイシングソーで切断して、半導体チップ２００を形成する（図１０）。
この半導体チップ２００を、図示しない表面保護処理をして、パッケージに収納して半導体装置が完成する。
図１１は、ウエハの裏面金属膜除去領域の別の形成パターンである。これは、裏面金属膜除去領域３７を、図４の金属膜２２をウエハ１の裏面に投影した箇所とした場合である。ウエハ１の裏面金属膜１９が十字に除去される。
【００４０】
図１２は、ウエハの裏面金属膜除去領域の別の形成パターンである。これは、裏面金属膜除去領域３８を、図５の金属膜２３をウエハ１の裏面に投影した箇所とした場合である。裏面金属膜１９は、ウエハ１の４つのコーナーで除去される。
図１３は、ウエハの裏面金属膜除去領域の別の形成パターンである。これは、裏面金属膜除去領域３９を、ウエハ１の裏面の素子分離領域３３全域とした場合である。
【００４１】
図８、図１１、図１２、図１３のように、裏面金属膜１９を選択的に除去することで、ウエハ１が裏面側に凹型に反る反り量を小さくすることができる。反り量としては、小さい順に、図１３、図８、図１１、図１２となる。
このように、ウエハ１の反り量を小さくすることで、その後の、ウエハチェック、ダイシング作業がスムースに進み、高い生産性で低コストの半導体装置を製造することができる。
【００４２】
図１４は、図９（ａ）、図１１のパターンで、ウエハの反り量と各工程の関係を示す図である。図９（ａ）のパターンが本発明品（ウエハ）Ｂで、図１１のパターンが本発明品（ウエハ）Ｃである。また、これらの発明品Ａ、Ｂと従来品Ｄとを比較した。図の縦軸、横軸は図７と同じである。但し、図７の工程５ａはない。
【００４３】
本発明品Ｂ、Ｃとも、前記した本発明品Ａと反り量は、ほぼ同じで、従来品Ｄと比べて、１．７ｍｍ程度小さい。また、本発明品Ｂの方が本発明品Ｃより若干反り量が小さくなっている。
ウエハ１の反り量が小さくなることで、その後の、ウエハ−チェック、ダイシング作業をスムースに進め、高い生産性でチップ素子を製造することができる。
【００４４】
尚、裏面金属膜１９としては、Ｎｉの他に、ＴｉやＡｕ等、電極材料として適している金属であれば他の材料でもよい。
また、前記の第１実施例と第２実施例を組み合わせても、勿論、構わない。
【００４５】
【発明の効果】
この発明によれば、半導体素子を複数形成した薄膜ウエハの表面側の素子分離領域に金属膜を形成したり、ウエハの裏面側の素子分離領域の裏面金属膜を除去することで、薄膜ウエハの反り量を小さくして、ウエハチェック、ダイシング作業をスムーズに進め、高い生産性で、低コストの半導体装置を製造することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図４】ウエハの表面に形成する金属膜の別の形成パターン図
【図５】ウエハの表面に形成する金属膜の別の形成パターン図
【図６】ウエハの表面に形成する金属膜の別の形成パターン図
【図７】図１（ａ）のパターンにおいて、ウエハの反り量と各工程の関係を示す図
【図８】この発明の第２実施例の半導体装置の要部工程断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の製造工程で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１１】ウエハの裏面金属膜除去領域の別の形成パターン図
【図１２】ウエハの裏面金属膜除去領域の別の形成パターン図
【図１３】ウエハの裏面金属膜除去領域の別の形成パターン図
【図１４】図９（ａ）、図１１のパターンで、ウエハの反り量と各工程の関係を示す図
【図１５】エピタキシャル基板を用いたパンチスルー型のＩＧＢＴのセル部の要部断面図
【図１６】ノンパンチスルー型ＩＧＢＴの断面構造図
【図１７】フィールドストップ型ＩＧＢＴの断面構造図
【図１８】従来のノンラッチアップ型の薄膜基板のＩＧＢＴの平面図
【図１９】図１８のＸ−Ｘ線で切断した要部工程断面図
【図２０】図１９に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２１】図２０に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２２】図２１に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２３】図２２に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２４】図２３に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２５】図２４に続く、従来のノンパンチスルー型の薄膜基板のＩＧＢＴの要部工程断面図
【図２６】図２４の工程を終えた後のウエハ８１の曲がり状態を示す図
【図２７】従来品（従来ウエハ）で、各製造工程と反り量を測定結果を示す図
【符号の説明】
１ウエハ
２半導体素子
３、３３素子分離領域
３ａ十字領域
４、３４周辺部
５金属膜
１１ｐウエル領域
１２ｎ⁺エミッタ領域
１３ゲート絶縁膜
１４ゲート電極
１５層間絶縁膜
１６絶縁膜
１７エミッタ電極
１８ｐ⁺コレクタ領域
１９裏面金属膜（コレクタ電極）
２０切断領域
２２、２３、２４金属膜
３６、３７、３８、３９裏面金属膜除去領域
１００半導体基板

Claims

複数の半導体素子と、該複数の半導体素子を分離し、前記半導体素子が形成されない素子分離領域とを有する半導体ウエハで、該半導体ウエハの裏面側に、前記半導体素子の裏面電極となる第１金属膜が形成され、前記半導体ウエハが前記素子分離領域で切断されて、形成される半導体装置の製造方法において、
半導体ウエハに、複数の半導体素子が形成される工程と、前記半導体ウエハの表面側の前記素子分離領域に前記半導体ウエハより熱膨張係数が大きい薄膜が形成される工程と、前記半導体ウエハの裏面側に第１金属膜が形成される工程と、前記半導体ウエハが前記素子分離領域で切断される工程とを含むことを特徴とする半導体装置の製造方法。
前記薄膜が素子分離領域に選択的に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
前記薄膜が素子分離領域の全面に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
前記薄膜が、第２金属膜であることを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
前記薄膜が、樹脂膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
前記第２金属膜が、前記第１金属膜と同じ材料からなるものであることを特徴とする請求項４に記載の半導体装置の製造方法。
前記薄膜は、前記素子分離領域の前記半導体ウエハの外周部，前記素子分離領域の前記半導体ウエハを左右・上限対称に分ける十字領域，前記素子分離領域の４つのコーナー部の何れかに形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
複数の半導体素子と、該複数の半導体素子を分離し、前記半導体素子が形成されない素子分離領域とを有する半導体ウエハで、該半導体ウエハの裏面側に、前記半導体素子の裏面電極となる第１金属膜が形成され、前記半導体ウエハが前記素子分離領域で切断されて、形成される半導体装置の製造方法において、
半導体ウエハに、複数の半導体素子が形成される工程と、前記半導体ウエハの裏面側の全面に前記第１の金属膜が形成される工程と、素子分離領域の前記半導体ウエハの裏面側の前記第１金属膜が除去される工程と、前記半導体ウエハが前記素子分離領域で切断される工程とを含むことを特徴とする半導体装置の製造方法。
前記素子分離領域の第１金属膜が除去される工程は、
前記第１の金属膜が選択的に除去されることを特徴とする請求項８に記載の半導体装置の製造方法。
前記素子分離領域の第１金属膜が選択的に除去される部分は、前記素子分離領域の前記半導体ウエハの外周部，前記素子分離領域の前記半導体ウエハを左右・上限対称に分ける十字領域，前記素子分離領域の４つのコーナー部の何れかであることを特徴とする請求項９に記載の半導体装置の製造方法。
前記素子分離領域の第１金属膜が除去される工程は、素子分離領域の前記半導体ウエハの裏面側の前記第１金属膜の全面が除去されることを特徴とする請求項８に記載の半導体装置の製造方法。