JP2002093813A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 アニール処理温度の設定自由度の高く、スイ
ッチング時間が短い半導体装置を製造できる製造方法を
提供すること。 【解決手段】 イオン注入法を用いて格子欠陥を形成し
（工程Ｓ１０）、アニール処理を行ない（工程Ｓ１
２）、素子形成領域内に低ライフタイム領域を形成した
後、電極準備層を形成し（工程Ｓ１６）、シンター処理
を行ない（工程Ｓ１８）、素子形成領域の表面に電極層
を形成する。こうすれば、アニール処理の温度を自由に
設定することができる。また、アニール処理の温度をシ
ンター処理の温度より高くすることができるので、格子
欠陥の密度を高くすることができる。この結果、半導体
装置のスイッチング時間を短くすることができる。
ッチング時間が短い半導体装置を製造できる製造方法を
提供すること。 【解決手段】 イオン注入法を用いて格子欠陥を形成し
（工程Ｓ１０）、アニール処理を行ない（工程Ｓ１
２）、素子形成領域内に低ライフタイム領域を形成した
後、電極準備層を形成し（工程Ｓ１６）、シンター処理
を行ない（工程Ｓ１８）、素子形成領域の表面に電極層
を形成する。こうすれば、アニール処理の温度を自由に
設定することができる。また、アニール処理の温度をシ
ンター処理の温度より高くすることができるので、格子
欠陥の密度を高くすることができる。この結果、半導体
装置のスイッチング時間を短くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは、半導体素子形成領域の少なくと
も一部に低ライフタイム領域を備える半導体装置の製造
方法に関する。
方法に関し、詳しくは、半導体素子形成領域の少なくと
も一部に低ライフタイム領域を備える半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法と
しては、半導体素子形成領域の表面に電極層を熱処理を
伴って形成し（以下、この熱処理をシンター処理とい
う）、次に、半導体素子形成領域にイオン注入法を用い
て格子欠陥を形成した後に熱処理を行ない（以下、この
熱処理をアニール処理という）、低ライフタイム領域を
形成する方法が提案されている（特開平９−１２１０５
２号公報など）。この方法によれば、スイッチング時間
の短い半導体装置を製造することができるとされてい
る。
しては、半導体素子形成領域の表面に電極層を熱処理を
伴って形成し（以下、この熱処理をシンター処理とい
う）、次に、半導体素子形成領域にイオン注入法を用い
て格子欠陥を形成した後に熱処理を行ない（以下、この
熱処理をアニール処理という）、低ライフタイム領域を
形成する方法が提案されている（特開平９−１２１０５
２号公報など）。この方法によれば、スイッチング時間
の短い半導体装置を製造することができるとされてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法では、シンター処理より高い温度でアニー
ル処理を行なうと電極層の特性が変わってしまうため、
アニール処理の温度は、シンター処理の温度より高くす
ることができない。このため、アニール処理温度の設定
の自由度が低下する。
うな製造方法では、シンター処理より高い温度でアニー
ル処理を行なうと電極層の特性が変わってしまうため、
アニール処理の温度は、シンター処理の温度より高くす
ることができない。このため、アニール処理温度の設定
の自由度が低下する。
【０００４】また、格子欠陥の熱的安定性を向上するた
めには、格子欠陥の密度を高くしアニール処理の温度を
高くする必要があるが、前述したように、アニール処理
の温度は、シンター処理の温度より低く設定する必要が
あるので、格子欠陥密度も制限され、スイッチング時間
を十分に短くすることができない。
めには、格子欠陥の密度を高くしアニール処理の温度を
高くする必要があるが、前述したように、アニール処理
の温度は、シンター処理の温度より低く設定する必要が
あるので、格子欠陥密度も制限され、スイッチング時間
を十分に短くすることができない。
【０００５】本発明の半導体装置の製造方法は、アニー
ル処理温度の設定自由度が高い製造方法を提供すること
を目的の一つとする。また、本発明の半導体装置の製造
方法は、スイッチング時間が十分に短い半導体装置を製
造することを目的の一つとする。
ル処理温度の設定自由度が高い製造方法を提供すること
を目的の一つとする。また、本発明の半導体装置の製造
方法は、スイッチング時間が十分に短い半導体装置を製
造することを目的の一つとする。
【０００６】
【課題を解決するための手段およびその作用・効果】本
発明の半導体装置の製造方法は、上述の目的の少なくと
も一部を達成するために以下の手段を採った。
発明の半導体装置の製造方法は、上述の目的の少なくと
も一部を達成するために以下の手段を採った。
【０００７】本発明の第１の半導体装置の製造方法は、
半導体素子形成領域の少なくとも一部に低ライフタイム
領域を熱処理を伴って形成する低ライフタイム領域形成
工程と、該低ライフタイム領域形成工程の後に、前記半
導体素子形成領域の表面の少なくとも一部に電極層を熱
処理を伴って形成する電極層形成工程と、を備えること
を要旨とする。
半導体素子形成領域の少なくとも一部に低ライフタイム
領域を熱処理を伴って形成する低ライフタイム領域形成
工程と、該低ライフタイム領域形成工程の後に、前記半
導体素子形成領域の表面の少なくとも一部に電極層を熱
処理を伴って形成する電極層形成工程と、を備えること
を要旨とする。
【０００８】本発明の第１の半導体装置の製造方法で
は、低ライフタイム領域形成工程の後に電極層形成工程
を行なうので、低ライスタイム領域形成工程で行なう熱
処理の温度が電極層形成工程で行なう熱処理の温度に制
限されない。この結果、低ライスタイム領域形成工程で
行なう熱処理の温度設定の自由度を高くすることができ
る。
は、低ライフタイム領域形成工程の後に電極層形成工程
を行なうので、低ライスタイム領域形成工程で行なう熱
処理の温度が電極層形成工程で行なう熱処理の温度に制
限されない。この結果、低ライスタイム領域形成工程で
行なう熱処理の温度設定の自由度を高くすることができ
る。
【０００９】この本発明の第１の半導体装置の製造方法
において、前記低ライフタイム領域形成工程は、前記電
極層形成工程で行なう熱処理より高い温度で熱処理を行
なう工程を含むものとすることもできる。こうすれば、
低ライフタイム領域のスイッチング時間が十分に短い半
導体装置を製造することができる。
において、前記低ライフタイム領域形成工程は、前記電
極層形成工程で行なう熱処理より高い温度で熱処理を行
なう工程を含むものとすることもできる。こうすれば、
低ライフタイム領域のスイッチング時間が十分に短い半
導体装置を製造することができる。
【００１０】この本発明の第１の半導体装置の製造方法
において、前記低ライフタイム領域形成工程は、４００
℃以上の温度で熱処理を行なう工程を含むものとするこ
ともできる。
において、前記低ライフタイム領域形成工程は、４００
℃以上の温度で熱処理を行なう工程を含むものとするこ
ともできる。
【００１１】この本発明の第１の半導体装置の製造方法
において、前記電極層形成工程の後に、前記電極層の表
面の少なくとも一部に電極を保護する保護膜を形成する
保護膜形成工程を備えるものとすることもできる。こう
すれば、低ライスタイム領域形成工程で行なう熱処理の
温度を、保護膜の耐熱温度に制限されず、自由に設定す
ることができる。
において、前記電極層形成工程の後に、前記電極層の表
面の少なくとも一部に電極を保護する保護膜を形成する
保護膜形成工程を備えるものとすることもできる。こう
すれば、低ライスタイム領域形成工程で行なう熱処理の
温度を、保護膜の耐熱温度に制限されず、自由に設定す
ることができる。
【００１２】本発明の第２の半導体装置の製造方法は、
熱処理を行なうことで低ライフタイム領域として機能す
る格子欠陥を半導体素子形成領域の少なくとも一部に形
成する格子欠陥形成工程と、熱処理を行なうことで電極
層として機能する電極準備層を前記半導体素子形成領域
の表面の少なくとも一部に形成する電極準備層形成工程
と、前記格子欠陥形成工程及び前記電極準備層形成工程
の後に、前記格子欠陥を前記低ライフタイム領域として
機能させると共に、前記電極準備層を前記電極層として
機能させる熱処理を行なう熱処理工程と、を備えること
を要旨とする。
熱処理を行なうことで低ライフタイム領域として機能す
る格子欠陥を半導体素子形成領域の少なくとも一部に形
成する格子欠陥形成工程と、熱処理を行なうことで電極
層として機能する電極準備層を前記半導体素子形成領域
の表面の少なくとも一部に形成する電極準備層形成工程
と、前記格子欠陥形成工程及び前記電極準備層形成工程
の後に、前記格子欠陥を前記低ライフタイム領域として
機能させると共に、前記電極準備層を前記電極層として
機能させる熱処理を行なう熱処理工程と、を備えること
を要旨とする。
【００１３】この本発明の第２の半導体装置の製造方法
では、格子欠陥形成工程及び電極準備層形成工程の後に
熱処理工程を行なうので、格子欠陥を低ライフタイム領
域として機能させる熱処理を、電極準備層を電極層とし
て機能させる熱処理の温度程度まで高くすることができ
る。また、格子欠陥を低ライフタイム領域として機能さ
せる熱処理と電極準備層を電極層として機能させる熱処
理とを同時に行なうこともできるので、製造工程数を減
らすことができる。
では、格子欠陥形成工程及び電極準備層形成工程の後に
熱処理工程を行なうので、格子欠陥を低ライフタイム領
域として機能させる熱処理を、電極準備層を電極層とし
て機能させる熱処理の温度程度まで高くすることができ
る。また、格子欠陥を低ライフタイム領域として機能さ
せる熱処理と電極準備層を電極層として機能させる熱処
理とを同時に行なうこともできるので、製造工程数を減
らすことができる。
【００１４】この本発明の第２の半導体装置の製造方法
において、前記格子欠陥形成工程は、前記電極準備層形
成工程の後に行なう工程であるものとすることもできる
し、前記電極準備層形成工程は、前記格子欠陥形成工程
の後に行なう工程であるものとすることもできる。
において、前記格子欠陥形成工程は、前記電極準備層形
成工程の後に行なう工程であるものとすることもできる
し、前記電極準備層形成工程は、前記格子欠陥形成工程
の後に行なう工程であるものとすることもできる。
【００１５】この本発明の第２の半導体装置の製造方法
において、前記熱処理工程の後に、前記電極層の表面の
少なくとも一部に電極を保護する保護膜を形成する保護
膜形成工程を備えるものとすることもできる。こうすれ
ば、熱処理工程での熱処理の温度を保護膜の耐熱温度に
制限されず自由に設定することができる。
において、前記熱処理工程の後に、前記電極層の表面の
少なくとも一部に電極を保護する保護膜を形成する保護
膜形成工程を備えるものとすることもできる。こうすれ
ば、熱処理工程での熱処理の温度を保護膜の耐熱温度に
制限されず自由に設定することができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を実施
例を用いて説明する。図１は、本発明の一実施例である
ＩＧＢＴ（Insulated Gate Bipolar Transistor）の製
造方法のうち、キャリアの再結合中心となる低ライフタ
イム領域と電極層とを形成する低ライフタイム領域及び
電極層形成工程を示すフロー図であり、図２は、本実施
例の低ライフタイム領域及び電極層形成工程を行なう前
のＩＧＢＴの一例を示す断面図である。図１に示した低
ライフタイム領域及び電極層形成工程は、図２に示すよ
うに、ｐ型シリコン基板１０に、ｎ型ドリフト領域１２
と、ｎ型ドリフト領域１２上に形成したｐ型ボディ領域
１４と、ｐ型ボディ領域１４の一部に形成したｎ型ソー
ス領域１６と、表面からｎ型ドリフト領域１２に達する
トレンチ１８の側壁に形成され二酸化珪素（ＳｉＯ2）
からなるゲート酸化膜２０及びポリシリコンからなるゲ
ート電極２２とを有する素子形成領域１００と、素子形
成領域１００の表面に形成されＳｉＯ2からなる酸化膜
３０とを備えるＩＧＢＴ２００に対して行なわれる。
例を用いて説明する。図１は、本発明の一実施例である
ＩＧＢＴ（Insulated Gate Bipolar Transistor）の製
造方法のうち、キャリアの再結合中心となる低ライフタ
イム領域と電極層とを形成する低ライフタイム領域及び
電極層形成工程を示すフロー図であり、図２は、本実施
例の低ライフタイム領域及び電極層形成工程を行なう前
のＩＧＢＴの一例を示す断面図である。図１に示した低
ライフタイム領域及び電極層形成工程は、図２に示すよ
うに、ｐ型シリコン基板１０に、ｎ型ドリフト領域１２
と、ｎ型ドリフト領域１２上に形成したｐ型ボディ領域
１４と、ｐ型ボディ領域１４の一部に形成したｎ型ソー
ス領域１６と、表面からｎ型ドリフト領域１２に達する
トレンチ１８の側壁に形成され二酸化珪素（ＳｉＯ2）
からなるゲート酸化膜２０及びポリシリコンからなるゲ
ート電極２２とを有する素子形成領域１００と、素子形
成領域１００の表面に形成されＳｉＯ2からなる酸化膜
３０とを備えるＩＧＢＴ２００に対して行なわれる。
【００１７】最初に、図３の概念図に示すように、酸化
膜３０側から２４［ＭｅＶ］程度のエネルギーの4Ｈｅ
2+イオンを１×１０12〜２×１０12［ｃｍ-3］程度の濃
度で素子形成領域１００のｎ型ドリフト領域１２へ注入
し、ｎ型ドリフト領域１２に格子欠陥４０ａを形成する
（工程Ｓ１０）。工程Ｓ１０での4Ｈｅ2+イオンの濃度
は、必要とするＩＧＢＴ２００のスイッチング時間に応
じて適宜設定する。
膜３０側から２４［ＭｅＶ］程度のエネルギーの4Ｈｅ
2+イオンを１×１０12〜２×１０12［ｃｍ-3］程度の濃
度で素子形成領域１００のｎ型ドリフト領域１２へ注入
し、ｎ型ドリフト領域１２に格子欠陥４０ａを形成する
（工程Ｓ１０）。工程Ｓ１０での4Ｈｅ2+イオンの濃度
は、必要とするＩＧＢＴ２００のスイッチング時間に応
じて適宜設定する。
【００１８】次に、５００℃程度で３０分間程度アニー
ル処理を行い（工程Ｓ１２）、格子欠陥４０ａを熱的に
安定させ、キャリアの再結合中心である低ライフタイム
領域４０を形成する。工程Ｓ１２におけるアニール処理
温度は、工程Ｓ１０において打ち込んだ4Ｈｅ2+イオン
の濃度に応じて適宜設定することができる。
ル処理を行い（工程Ｓ１２）、格子欠陥４０ａを熱的に
安定させ、キャリアの再結合中心である低ライフタイム
領域４０を形成する。工程Ｓ１２におけるアニール処理
温度は、工程Ｓ１０において打ち込んだ4Ｈｅ2+イオン
の濃度に応じて適宜設定することができる。
【００１９】その後、フォトリソグラフィ法とドライエ
ッチング法とを用いて、図４の断面図に示すように、ｐ
型ボディ領域１４の表面とｎ型ソース領域１６の表面の
一部とが露出するように酸化膜３０に開口部３２を形成
する（工程Ｓ１４）。
ッチング法とを用いて、図４の断面図に示すように、ｐ
型ボディ領域１４の表面とｎ型ソース領域１６の表面の
一部とが露出するように酸化膜３０に開口部３２を形成
する（工程Ｓ１４）。
【００２０】次に、スパッタ法を用いて開口部３２から
露出したｐ型ボディ領域１４の表面上及びｎ型ソース領
域１６の表面上と酸化膜３０上に電極準備層を形成し、
フォトリソグラフィ法とドライエッチング法とを用いて
電極準備層をパターン形成する（工程Ｓ１６）。その
後、４５０℃程度で３０分間シンター処理を行ない（工
程Ｓ１８）電極準備層を熱的に安定化させ、図５の断面
図に示す電極層３４を形成する。
露出したｐ型ボディ領域１４の表面上及びｎ型ソース領
域１６の表面上と酸化膜３０上に電極準備層を形成し、
フォトリソグラフィ法とドライエッチング法とを用いて
電極準備層をパターン形成する（工程Ｓ１６）。その
後、４５０℃程度で３０分間シンター処理を行ない（工
程Ｓ１８）電極準備層を熱的に安定化させ、図５の断面
図に示す電極層３４を形成する。
【００２１】その後、図６の断面図に示すように、電極
層３４上にポリイミドからなる保護膜３６を形成し（工
程Ｓ２０）、低ライフタイム領域及び電極層形成工程を
終了する。この形成工程後は、素子形成領域１００を形
成してないｐ型シリコン基板１０の裏面側にドレイン電
極３８を形成し、図７の断面図に示すＩＧＢＴ２００が
完成する。
層３４上にポリイミドからなる保護膜３６を形成し（工
程Ｓ２０）、低ライフタイム領域及び電極層形成工程を
終了する。この形成工程後は、素子形成領域１００を形
成してないｐ型シリコン基板１０の裏面側にドレイン電
極３８を形成し、図７の断面図に示すＩＧＢＴ２００が
完成する。
【００２２】本実施例のＩＧＢＴ２００の製造方法で
は、低ライフタイム領域４０を形成した後に電極層３４
を形成するので、低ライフタイム領域４０を形成する工
程でのアニール処理の温度を自由に設定することができ
る。また、低ライフタイム領域４０を形成する工程での
アニール処理の温度を電極層３４を形成する工程でのシ
ンター処理温度より高くすることができるので、格子欠
陥４０ａの密度を高くすることができる。この結果、Ｉ
ＧＢＴ２００のスイッチング時間を十分に短くすること
ができる。
は、低ライフタイム領域４０を形成した後に電極層３４
を形成するので、低ライフタイム領域４０を形成する工
程でのアニール処理の温度を自由に設定することができ
る。また、低ライフタイム領域４０を形成する工程での
アニール処理の温度を電極層３４を形成する工程でのシ
ンター処理温度より高くすることができるので、格子欠
陥４０ａの密度を高くすることができる。この結果、Ｉ
ＧＢＴ２００のスイッチング時間を十分に短くすること
ができる。
【００２３】次に、本発明の第２実施例としてのＩＧＢ
Ｔの製造方法について説明する。図８は、第２実施例の
ＩＧＢＴの製造方法のうち、低ライフタイム領域及び電
極層形成工程を示すフロー図である。図８に示した形成
工程は、図２に示したＩＧＢＴに対して行なうものとす
る。
Ｔの製造方法について説明する。図８は、第２実施例の
ＩＧＢＴの製造方法のうち、低ライフタイム領域及び電
極層形成工程を示すフロー図である。図８に示した形成
工程は、図２に示したＩＧＢＴに対して行なうものとす
る。
【００２４】低ライフタイム領域及び電極層形成工程
は、最初に、ｐ型ボディ領域１４の表面とｎ型ソース領
域１６の表面の一部とが露出するように酸化膜３０に開
口部を形成し（工程Ｓ１１０）、次にスパッタ法を用い
て開口部から露出しているｐ型ボディ領域１４及びｎ型
ソース領域１６の表面上と酸化膜３０上とに電極準備層
３４ａを形成し、フォトリソグラフィ法とドライエッチ
ング法とを用いて、図９の断面図に示すように、電極準
備層３４ａをパターン形成する（工程Ｓ１１２）。
は、最初に、ｐ型ボディ領域１４の表面とｎ型ソース領
域１６の表面の一部とが露出するように酸化膜３０に開
口部を形成し（工程Ｓ１１０）、次にスパッタ法を用い
て開口部から露出しているｐ型ボディ領域１４及びｎ型
ソース領域１６の表面上と酸化膜３０上とに電極準備層
３４ａを形成し、フォトリソグラフィ法とドライエッチ
ング法とを用いて、図９の断面図に示すように、電極準
備層３４ａをパターン形成する（工程Ｓ１１２）。
【００２５】次に、図１０の概念図に示すように、ｐ型
シリコン基板１０の裏面側から２４［ＭｅＶ］程度のエ
ネルギーの3Ｈｅ2+イオンを１×１０12〜２×１０
12［ｃｍ- 3］程度の濃度で素子形成領域１００のｎ型ド
リフト領域１２へ注入し、ｎ型ドリフト領域１２に格子
欠陥４０ａを形成する（工程Ｓ１１４）。このように、
ｐ型シリコン基板１０の裏面側からイオンを注入するこ
とで、イオン注入時に発生するガンマ線や中性子線など
を抑制することができ、酸化膜３０中の固定電荷密度の
増大を軽減させることができる。この結果、完成したＩ
ＧＢＴのしきい値の変動を低減することができる。
シリコン基板１０の裏面側から２４［ＭｅＶ］程度のエ
ネルギーの3Ｈｅ2+イオンを１×１０12〜２×１０
12［ｃｍ- 3］程度の濃度で素子形成領域１００のｎ型ド
リフト領域１２へ注入し、ｎ型ドリフト領域１２に格子
欠陥４０ａを形成する（工程Ｓ１１４）。このように、
ｐ型シリコン基板１０の裏面側からイオンを注入するこ
とで、イオン注入時に発生するガンマ線や中性子線など
を抑制することができ、酸化膜３０中の固定電荷密度の
増大を軽減させることができる。この結果、完成したＩ
ＧＢＴのしきい値の変動を低減することができる。
【００２６】そして、４５０℃程度で３０分間程度熱処
理を行ない（工程Ｓ１１６）、図７に示す低ライフタイ
ム領域４０と電極層３４とを形成する。即ち、工程Ｓ１
１６では、電極準備層３４ａのシンター処理と格子欠陥
４０ａのアニール処理とを同時に行なうので、製造工程
数を減らすことができる。
理を行ない（工程Ｓ１１６）、図７に示す低ライフタイ
ム領域４０と電極層３４とを形成する。即ち、工程Ｓ１
１６では、電極準備層３４ａのシンター処理と格子欠陥
４０ａのアニール処理とを同時に行なうので、製造工程
数を減らすことができる。
【００２７】その後、電極層３４上にポリイミドからな
る保護膜３６を形成し（工程Ｓ１１８）、低ライフタイ
ム領域及び電極層形成工程を終了する。その後、ｐ型シ
リコン基板１０の裏面側にドレイン電極３８を形成し、
図７に示すＩＧＢＴ２００と同様のＩＧＢＴが完成す
る。
る保護膜３６を形成し（工程Ｓ１１８）、低ライフタイ
ム領域及び電極層形成工程を終了する。その後、ｐ型シ
リコン基板１０の裏面側にドレイン電極３８を形成し、
図７に示すＩＧＢＴ２００と同様のＩＧＢＴが完成す
る。
【００２８】第２実施例のＩＧＢＴの製造方法では、格
子欠陥４０ａを形成する工程と電極準備層３４ａを形成
する工程の後に熱処理を行なうので、格子欠陥４０ａを
低ライフタイム領域４０として機能させるアニール処理
と電極準備層３４ａを電極層３４として機能させるシン
ター処理とを同時に行なうこともでき、製造工程数を減
らすことができる。
子欠陥４０ａを形成する工程と電極準備層３４ａを形成
する工程の後に熱処理を行なうので、格子欠陥４０ａを
低ライフタイム領域４０として機能させるアニール処理
と電極準備層３４ａを電極層３４として機能させるシン
ター処理とを同時に行なうこともでき、製造工程数を減
らすことができる。
【００２９】第２の実施例のＩＧＢＴの製造方法では、
電極準備層３４ａを形成する工程の後に格子欠陥４０ａ
を形成する工程を行なったが、格子欠陥４０ａを形成す
る工程の後に電極準備層３４ａを形成する工程を行なう
ものとすることもできる。
電極準備層３４ａを形成する工程の後に格子欠陥４０ａ
を形成する工程を行なったが、格子欠陥４０ａを形成す
る工程の後に電極準備層３４ａを形成する工程を行なう
ものとすることもできる。
【００３０】また、第２の実施例のＩＧＢＴの製造方法
では、工程Ｓ１１０でアニール処理とシンター処理とを
同時に行なったが、アニール処理とシンター処理とを分
けて行なうものとすることもできる。このとき、アニー
ル処理の後にシンター処理を行なってもよいし、シンタ
ー処理の後にアニール処理を行なってもよい。
では、工程Ｓ１１０でアニール処理とシンター処理とを
同時に行なったが、アニール処理とシンター処理とを分
けて行なうものとすることもできる。このとき、アニー
ル処理の後にシンター処理を行なってもよいし、シンタ
ー処理の後にアニール処理を行なってもよい。
【００３１】各実施例のＩＧＢＴの製造方法では、低ラ
イフタイム領域４０を形成するために注入するイオンを
4Ｈｅ2+イオン又は3Ｈｅ2+イオンとしたが、1Ｈ+イオン
や2Ｈ+イオンなどの他の核種のイオンを注入するものと
することもできる。
イフタイム領域４０を形成するために注入するイオンを
4Ｈｅ2+イオン又は3Ｈｅ2+イオンとしたが、1Ｈ+イオン
や2Ｈ+イオンなどの他の核種のイオンを注入するものと
することもできる。
【００３２】また、各実施例のＩＧＢＴの製造方法で
は、電極層３４はアルミニウムからなるものとしたが、
銅，チタン（Ｔｉ），窒化チタン（ＴｉＮ）などからな
るものやこれらの材料の積層構造を備えるものとするこ
ともできる。特に、電極層３４を積層構造にし、下層を
ＴｉＮなどのバリアメタルとなる材料のものとし、上層
をアルミニウムとすると、電極層３４とｐ型ボディ領域
１４及びｎ型ソース領域１６との界面を良好に保つこと
ができる。
は、電極層３４はアルミニウムからなるものとしたが、
銅，チタン（Ｔｉ），窒化チタン（ＴｉＮ）などからな
るものやこれらの材料の積層構造を備えるものとするこ
ともできる。特に、電極層３４を積層構造にし、下層を
ＴｉＮなどのバリアメタルとなる材料のものとし、上層
をアルミニウムとすると、電極層３４とｐ型ボディ領域
１４及びｎ型ソース領域１６との界面を良好に保つこと
ができる。
【００３３】そして、各実施例のＩＧＢＴの製造方法で
は、ＩＧＢＴは、素子形成領域１００にトレンチ１８を
備え、トレンチ１８内にゲート電極２２を埋めこんだト
レンチゲート型のＩＧＢＴであるものとしたが、素子形
成領域１００がトレンチを備えず、素子形成領域１００
の表面にゲート電極２２が形成されるものとすることも
できる。
は、ＩＧＢＴは、素子形成領域１００にトレンチ１８を
備え、トレンチ１８内にゲート電極２２を埋めこんだト
レンチゲート型のＩＧＢＴであるものとしたが、素子形
成領域１００がトレンチを備えず、素子形成領域１００
の表面にゲート電極２２が形成されるものとすることも
できる。
【００３４】以上、本発明の実施の形態について実施例
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、例えば、ＩＧＢＴを他の半導体
装置、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor），小電力のＭＯ
Ｓトランジスタ，バイポーラトランジスタ，ダイオー
ド，サイリスタなどとした形態や，各半導体領域をシリ
コン以外のものとした形態や，各半導体領域の導電型を
各々相補型のものにした形態など、本発明の要旨を逸脱
しない範囲内において、種々なる形態で実施し得ること
は勿論である。
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、例えば、ＩＧＢＴを他の半導体
装置、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor），小電力のＭＯ
Ｓトランジスタ，バイポーラトランジスタ，ダイオー
ド，サイリスタなどとした形態や，各半導体領域をシリ
コン以外のものとした形態や，各半導体領域の導電型を
各々相補型のものにした形態など、本発明の要旨を逸脱
しない範囲内において、種々なる形態で実施し得ること
は勿論である。
【図１】 本発明の一実施例であるＩＧＢＴの製造方法
のうち、低ライフタイム領域及び電極層形成工程を示す
フロー図である。
のうち、低ライフタイム領域及び電極層形成工程を示す
フロー図である。
【図２】 図１に示した低ライフタイム領域及び電極層
形成工程を行なう間園ＩＧＢＴの断面図である。
形成工程を行なう間園ＩＧＢＴの断面図である。
【図３】 図１に示す工程Ｓ１０を行なっているときの
ＩＧＢＴ概念図である。
ＩＧＢＴ概念図である。
【図４】 図１に示す工程Ｓ１４の終了時におけるＩＧ
ＢＴの断面図である。
ＢＴの断面図である。
【図５】 図１に示す工程Ｓ１８の終了時におけるＩＧ
ＢＴの断面図である。
ＢＴの断面図である。
【図６】 図１に示す工程Ｓ２０の終了時におけるＩＧ
ＢＴの断面図である。
ＢＴの断面図である。
【図７】 完成したＩＧＢＴの断面図である。
【図８】 第２実施例の低ライフタイム領域及び電極層
形成工程を示すフロー図である。
形成工程を示すフロー図である。
【図９】 図８に示す工程Ｓ１１２の終了時におけるＩ
ＧＢＴの断面図である。
ＧＢＴの断面図である。
【図１０】 図８に示す工程Ｓ１１４を行なっていると
きのＩＧＢＴの断面図である。
きのＩＧＢＴの断面図である。
３４ 電極層、３４ａ 電極準備層、３６ 保護膜、４
０ 低ライフタイム領域，４０ａ 格子欠陥、１００
素子形成領域、２００ ＩＧＢＴ。
０ 低ライフタイム領域，４０ａ 格子欠陥、１００
素子形成領域、２００ ＩＧＢＴ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336
Claims (8)
- 【請求項１】 半導体素子形成領域の少なくとも一部に
低ライフタイム領域を熱処理を伴って形成する低ライフ
タイム領域形成工程と、 該低ライフタイム領域形成工程の後に、前記半導体素子
形成領域の表面の少なくとも一部に電極層を熱処理を伴
って形成する電極層形成工程と、を備える半導体装置の
製造方法。 - 【請求項２】 前記低ライフタイム領域形成工程は、前
記電極層形成工程で行なう熱処理より高い温度で熱処理
を行なう工程を含む請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記低ライフタイム領域形成工程は、４
００℃以上の温度で熱処理を行なう工程を含む請求項１
に記載の半導体装置の製造方法。 - 【請求項４】 前記電極層形成工程の後に、前記電極層
の表面の少なくとも一部に電極を保護する保護膜を形成
する保護膜形成工程を備える請求項１〜３のいずれかに
記載の半導体装置の製造方法。 - 【請求項５】 熱処理を行なうことで低ライフタイム領
域として機能する格子欠陥を半導体素子形成領域の少な
くとも一部に形成する格子欠陥形成工程と、 熱処理を行なうことで電極層として機能する電極準備層
を前記半導体素子形成領域の表面の少なくとも一部に形
成する電極準備層形成工程と、 前記格子欠陥形成工程及び前記電極準備層形成工程の後
に、前記格子欠陥を前記低ライフタイム領域として機能
させると共に、前記電極準備層を前記電極層として機能
させる熱処理を行なう熱処理工程と、を備える半導体装
置の製造方法。 - 【請求項６】 前記格子欠陥形成工程は、前記電極準備
層形成工程の後に行なう工程である請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記電極準備層形成工程は、前記格子欠
陥形成工程の後に行なう工程である請求項５に記載の半
導体装置の製造方法。 - 【請求項８】 前記熱処理工程の後に、前記電極層の表
面の少なくとも一部に電極を保護する保護膜を形成する
保護膜形成工程を備える請求項５〜７のいずれかに記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000278205A JP2002093813A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP2000278205A JP2002093813A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002093813A true JP2002093813A (ja) | 2002-03-29 |
Family
ID=18763401
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000278205A Pending JP2002093813A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP2002093813A (ja) |
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- 2000-09-13 JP JP2000278205A patent/JP2002093813A/ja active Pending
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