CN116646400A - 一种碳化硅mosfet器件及制造方法 - Google Patents

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Abstract

本申请涉及半导体技术领域，尤其是涉及一种碳化硅MOSFET器件及其制造方法，器件包括设有掺杂阱区的碳化硅外延层、依次层叠设置于碳化硅外延层上的同图案的栅氧化层和栅极层、包覆栅氧化层和栅极层的自对准绝缘层间层、第一导电层；掺杂阱区内设有第一接触区和多个源极结，在源极结与碳化硅外延层之间形成位于表面的有源区；碳化硅外延层内设有第二接触区；栅氧化层覆盖有源区，在相邻的两个栅极层之间形成栅间隙；自对准绝缘层间层具有对应第一接触区扩大修正的修正开口和对应第二接触区缩小后的栅间隙；基于该修正开口，第一导电层覆盖第一接触区与露出的部分源极结，基于缩小后的栅间隙，第一导电层覆盖第二接触区。

Description

一种碳化硅MOSFET器件及制造方法
本申请的优先权基础包括：申请号CN202211731690.9、申请日2022.12.30、专利名称为“一种碳化硅MOSFET器件及制造方法”的发明申请。
技术领域
本申请涉及半导体技术领域，尤其是涉及一种碳化硅MOSFET器件及其制造方法。
背景技术
碳化硅是一种前景广阔的半导体材料，目前在已经形成了全球的材料、器件和应用产业链。碳化硅具有宽禁带、高热导率、高击穿强度、高饱和电子漂移速率、强物理化学稳定性、强抗辐照能力、以及优良的电学和热学特性，是高温、高频、抗辐射、大功率等应用场景下极为理想的半导体材料。
碳化硅材料制成的金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, 简称MOSFET）普遍适用于大功率器件领域，而MOSFET中栅氧可靠性是影响大功率 MOSFET 性能的主要因素之一。相关技术中，碳化硅MOSFET的绝缘介质栅是通过热氧化得到的二氧化硅，而二氧化硅与碳化硅衬底之间有较多的界面态，高密度的界面态会影响碳化硅MOSFET器件的性能和可靠性。
因此，相关技术的碳化硅MOSFET存在栅氧界面态密度过高的问题。
发明内容
为了减小碳化硅MOSFET的栅氧界面态的密度，本申请提供一种碳化硅MOSFET器件及其制造方法。
本申请提供的一种碳化硅MOSFET器件及其制造方法采用如下的技术方案：
一种碳化硅MOSFET器件，包括：
碳化硅外延层，所述碳化硅外延层内设有掺杂阱区，外露于所述碳化硅外延层的上表面；所述掺杂阱区内设有多个源极结，外露于所述碳化硅外延层的上表面，所述掺杂阱区在所述源极结与所述碳化硅外延层之间的上表面形成有源区；
同图案的栅氧化层和栅极层，设于所述碳化硅外延层上，以覆盖所述有源区；所述栅氧化层覆盖所述掺杂阱区在所述碳化硅外延层与所述源极结之间的上表面，并延伸至覆盖部分所述碳化硅外延层与部分所述源极结，在相邻的两个所述栅极层之间形成栅间隙；
自对准绝缘层间层，形成于所述碳化硅外延层上，以包覆所述栅极层和所述栅氧化层的侧边并缩小所述栅间隙，所述自对准绝缘层间层还延伸至覆盖部分所述源极结，所述自对准绝缘层间层自对准露出所述掺杂阱区在所述源极结之间用于形成第一接触区的区域与所述碳化硅外延层对准所述栅间隙用于形成第二接触区的区域；基于所述自对准绝缘层间层，所述第一接触区形成在所述掺杂阱区内，所述第二接触区形成在所述碳化硅外延层内，所述第一接触区与所述第二接触区外露于所述掺杂阱区的上表面，所述源极结相接所述第一接触区与所述掺杂阱区；所述自对准绝缘层间层具有对应所述第一接触区扩大修正的修正开口和缩小后的栅间隙，使部分所述源极结的上表面外露于所述修正开口，所述第二接触区的上表面外露于缩小后的所述栅间隙；
第一导电层，形成于所述碳化硅外延层上，以覆盖所述自对准绝缘层间层；基于所述修正开口，所述第一导电层还覆盖所述第一接触区与露出的部分所述源极结，基于缩小后的所述栅间隙，所述第一导电层还覆盖所述第二接触区。
通过采用上述技术方案，栅极层和栅氧化层在相邻的两个掺杂阱区之间形成栅间隙，减小了栅极和栅氧的尺寸，降低了碳化硅MOSFET器件栅氧界面态密度，降低了Qgd的同时降低了载流子运输散射，提高了载流子的迁移率，从而提高了碳化硅MOSFET器件的性能和可靠性；第二接触区与碳化硅外延层之间的界面形成PN结，该PN结提高了碳化硅MOSFET器件的抗击穿能力和稳定性。
在本申请的一实施例中，缩小后的所述栅间隙小于所述修正开口。
通过采用上述技术方案，有助于修正开口的扩大修正。
在本申请的一实施例中，碳化硅MOSFET器件还包括碳化硅衬底层、第二导电层，所述碳化硅外延层设于所述碳化硅衬底层上，所述第二导电层设于所述碳化硅衬底层的背面。
在本申请的一实施例中，所述碳化硅外延层和所述源极结的掺杂类型相同，掺杂阱区、所述第一接触区和所述第二接触区的掺杂类型相同且与源极结的掺杂类型不同。
在本申请的一实施例中，所述第一接触区的掺杂浓度大于所述掺杂阱区的掺杂浓度。
在本申请的一实施例中，所述第一接触区和所述第二接触区内均掺杂有在氩气气氛下激活后的铝离子，其中，铝离子的掺杂量介于1e19cm-3至1e20cm-3之间。
在本申请的一实施例中，所述源极结内掺杂有氮离子，其中，氮离子的掺杂量介于1e19cm-3至1e20cm-3之间。
在本申请的一实施例中，所述掺杂阱区内掺杂有铝离子，其中，铝离子的掺杂量介于0.5e18cm-3至5e18cm-3之间，铝离子的注入深度介于0.5μm至0.8μm之间。
在本申请的一实施例中，所述栅氧化层为热氧化处理后的氧化硅层，所述氧化硅层的厚度介于30nm至200nm之间；所述栅极层为导电型多晶硅层，所述导电型多晶硅层的厚度介于50nm至200nm之间。
本申请还提供一种碳化硅MOSFET器件的制备方法，用于制备本申请任意一项实施例所述的碳化硅MOSFET器件，所述制备方法包括：
S1、提供层叠设置在碳化硅衬底层上的碳化硅外延层；
S3、形成掺杂阱区在所述碳化硅外延层内，所述掺杂阱区外露于所述碳化硅外延层的上表面；
S5、形成源极结在所述掺杂阱区内，所述源极结外露于所述掺杂阱区的上表面，所述掺杂阱区在所述源极结与所述碳化硅外延层之间的上表面形成有源区；
S71、形成同图案的栅氧化层和栅极层在所述碳化硅外延层上，以覆盖所述有源区；所述栅氧化层覆盖所述掺杂阱区在所述碳化硅外延层与源极结之间的上表面，并延伸至覆盖部分所述碳化硅外延层与部分所述源极结，在相邻的两个所述栅极层之间形成栅间隙；
S72、形成自对准绝缘层间层于所述碳化硅外延层上，以完全包覆所述栅极层和所述栅氧化层的侧边并缩小所述栅间隙，所述自对准绝缘层间层还延伸覆盖所述源极结，所述自对准绝缘层间层露出所述掺杂阱区在所述源极结之间用于形成第一接触区的区域与所述碳化硅外延层对准所述栅间隙用于形成第二接触区的区域；
S81、基于所述自对准绝缘层间层，形成所述第一接触区在所述掺杂阱区内的所述源极结之间，并形成所述第二接触区在所述碳化硅外延层对准所述栅间隙的区域，所述第一接触区外露于所述碳化硅外延层的上表面，所述源极结相接所述第一接触区与所述掺杂阱区，所述第二接触区外露于所述碳化硅外延层的上表面；
S82、扩大修正所述自对准绝缘层间层对应所述第一接触区的修正开口，使部分所述源极结的上表面外露于所述自对准绝缘层间层的所述修正开口；
S9、形成第一导电层于所述碳化硅外延层上，以覆盖所述自对准绝缘层间层，基于所述修正开口，所述第一导电层还覆盖所述第一接触区与露出的部分所述源极结，基于缩小后的所述栅间隙，所述第一导电层还覆盖所述第二接触区。
通过采用上述技术方案，栅极层和栅氧化层在相邻的两个掺杂阱区之间形成栅间隙，减小了栅极和栅氧的尺寸，降低了碳化硅MOSFET器件栅氧界面态密度，降低了Qgd的同时降低了载流子运输散射，提高了载流子的迁移率，从而提高了碳化硅MOSFET器件的性能和可靠性；
在形成第一接触区的同时，形成第二接触区，第二接触区与碳化硅外延层形成PN结，提高了碳化硅MOSFET器件的抗击穿能力和稳定性；
采用自对准工艺制备第一接触区，减少了一次光刻工艺，简化了碳化硅MOSFET器件的工艺流程，降低了碳化硅MOSFET器件的加工成本。
综上所述，本申请包括以下至少一种有益技术效果：
1，通过在相邻的两个掺杂阱区之间形成栅间隙，减小了栅极和栅氧的尺寸，降低了碳化硅MOSFET器件栅氧界面态密度，降低了Qgd的同时降低了载流子运输散射，提高了载流子的迁移率，从而提高了碳化硅MOSFET器件的性能和可靠性；
2，通过在碳化硅外延层内形成第二接触区，第二接触区与碳化硅外延层之间的界面形成PN结，提高了碳化硅MOSFET器件的抗击穿能力和稳定性；
3，通过自对准工艺制备同时制备第一接触区和第二接触区，减少了一次光刻工艺，简化了碳化硅MOSFET器件的工艺流程，降低了碳化硅MOSFET器件的加工成本。
附图说明
图1是本申请实施例中碳化硅MOSFET器件的剖面结构示意图；
图2是本申请实施例中制造碳化硅MOSFET器件过程中步骤S1对应的器件剖面结构示意图；
图3是本申请实施例中制造碳化硅MOSFET器件过程中步骤S3对应的器件剖面结构示意图；
图4是本申请实施例中制造碳化硅MOSFET器件过程中步骤S5对应的器件剖面结构示意图；
图5是本申请实施例中制造碳化硅MOSFET器件过程中步骤S71和步骤S72对应的器件剖面结构示意图；
图6是本申请实施例中制造碳化硅MOSFET器件过程中步骤S81对应的器件剖面结构示意图；
图7是本申请实施例中制造碳化硅MOSFET器件过程中步骤S82对应的器件剖面结构示意图；
图8是本申请实施例中制造碳化硅MOSFET器件过程中步骤S9对应的器件剖面结构示意图；
图9是本申请实施例中制造碳化硅MOSFET器件过程中步骤S10对应的器件剖面结构示意图。
附图标记说明：
11、碳化硅衬底层；12、碳化硅外延层；121、掺杂阱区；122、第一接触区；123、第二接触区；124、源极结；125、有源区；13、栅氧化层；14、栅极层；141、栅间隙；15、自对准绝缘层间层；151、修正开口；16、第一导电层；17、第二导电层；181、第一光刻掩膜层；182、第二光刻掩膜层。
具体实施方式
以下结合附图1-9对本申请作进一步详细说明。
本申请实施例公开一种碳化硅MOSFET器件。
参照图1，本申请实施例公开的碳化硅MOSFET器件包括：碳化硅衬底层11、碳化硅外延层12、掺杂阱区121、第一接触区122、第二接触区123、源极结124、栅氧化层13、栅极层14、自对准绝缘层间层15、第一导电层16、以及第二导电层17。
碳化硅外延层12形成于碳化硅衬底层11上且与碳化硅衬底层11层叠设置。碳化硅外延层12呈现出N型特征。
掺杂阱区121形成于碳化硅外延层12内，位于碳化硅外延层12背离碳化硅衬底层11的一侧，且外露于碳化硅外延层12的上表面。即掺杂阱区121的上表面与碳化硅外延层12的上表面平齐，下表面位于碳化硅外延层12内。掺杂阱区121内掺杂有铝离子，其中，铝离子的掺杂量介于0.5e18cm-3至5e18cm-3之间，铝离子的注入深度介于0.5μm至0.8μm之间，即掺杂阱区121形成于碳化硅外延层12的深度介于0.5μm至0.8μm之间，掺杂后的掺杂阱区121呈现出正极性的P-型特征。
源极结124形成于掺杂阱区121内，位于掺杂阱区121背离碳化硅衬底层11的一侧，且外露于碳化硅外延层12的上表面。即掺杂阱区121的上表面与碳化硅外延层12的上表面平齐，下表面位于掺杂阱区121内。源极结124内掺杂有氮离子，其中，氮离子的掺杂量介于1e19cm-3至1e20cm-3之间，掺杂后的源极结124呈现出负极性的N+型特征。掺杂阱区121在源极结124与碳化硅外延层12之间的上表面形成有源区125。
栅氧化层13和栅极层14依次层叠且同图案形成于碳化硅外延层12上以覆盖有源区125，栅氧化层13覆盖掺杂阱区121在碳化硅外延层12与源极结124之间的上表面，并延伸至覆盖部分碳化硅外延层12和部分或全部源极结124。栅氧化层和栅极层14在相邻的两个掺杂阱区121之间的位置形成栅间隙141。栅氧化层13为热氧化处理后的氧化硅层，氧化硅层的厚度介于30nm至200nm之间。栅极层14为导电型多晶硅层，导电型多晶硅层的厚度介于50nm至200nm之间。
自对准绝缘层间层15形成于碳化硅外延层12上，以包覆栅极层14和栅氧化层13的侧边，并缩小栅间隙141。自对准绝缘层间层15延伸至覆盖部分源极结124和部分碳化硅外延层12，自对准绝缘层间层（15）自对准露出掺杂阱区121在源极结124之间用于形成第一接触区122的区域与碳化硅外延层12对准栅间隙141用于形成第二接触区123的区域。
第一接触区122基于自对准绝缘层间层15形成在掺杂阱区121内，第二接触区123基于自对准绝缘层间层15形成在碳化硅外延层12内，第一接触区122与第二接触区123均外露于所述掺杂阱区121的上表面；第一接触区122的上表面与掺杂阱区121的上表面平齐，下表面位于掺杂阱区121内；第二接触区123的上表面与碳化硅外延层12的上表面平齐，下表面位于碳化硅外延层12内。源极结124相接第一接触区122与掺杂阱区121。第一接触区122和第二接触区123内均掺杂有在氩气气氛下激活后的铝离子，其中，铝离子的掺杂量为1e19cm-3至1e20cm-3，掺杂后的第一接触区122和第二接触区123均呈现出正极性的P+型特征。第二接触区123的深度与第一接触区122的深度相同，即第一接触区122内嵌于掺杂阱区121的深度和第二接触区123内嵌于碳化硅外延层12的深度相同。
自对准绝缘层间层15还具有对应第一接触区122扩大修正的修正开口151和缩小后的栅间隙141，使部分源极结124的上表面外露于修正开口151；第二接触区123的上表面外露于缩小后的栅间隙141。缩小前和缩小后的栅间隙141均小于修正开口151。
第一导电层16形成于碳化硅外延层12上，以覆盖自对准绝缘层间层15；基于修正开口151，第一导电层16还覆盖第一接触区122与露出的部分源极结124，基于缩小后的栅间隙141，第一导电层16还覆盖第二接触区123。第一导电层16在第一接触区122与碳化硅外延层12形成欧姆接触，第一导电层16还在第二接触区123与碳化硅外延层12形成欧姆接触，第一导电层16具有良好的表面固着力。
第二导电层17形成于碳化硅衬底层11背离碳化硅外延层12的一侧。第一导电层16与第二导电层17的材质为合金金属。
本申请实施例1提供的碳化硅MOSFET器件的实施原理为：
第一导电层16、自对准绝缘层间层15、栅极层14、栅氧化层13、第一接触区122、源极结124、掺杂阱区121、碳化硅外延层12、碳化硅衬底层11和第二导电层17构成碳化硅晶体管器件的NMOS管，其中，第一导电层16作为源极，第二导电层17作为漏极，载流子的运动方向依序为：第一导电层16、源极结124、掺杂阱区121的上表面、碳化硅外延层12、碳化硅衬底层11、第二导电层17；第一接触区122与源极结124的界面、第二接触区123与碳化硅外延层12的界面均构成PN结。
一方面，通过在相邻的两个栅极层14之间形成栅间隙141，减小了栅极和栅氧的尺寸，降低了碳化硅MOSFET器件栅氧界面态密度，降低了Qgd的同时降低了载流子运输散射，提高了载流子的迁移率，从而提高了碳化硅MOSFET器件的性能和可靠性；
另一方面，通过在栅间隙141对应的位置增设第二接触区123，相应的增设PN结，提高了碳化硅MOSFET器件的抗击穿能力和稳定性。
本实施例实施例相应的还提供一种碳化硅MOSFET器件的制备方法，用于制备本申请实施例中的碳化硅MOSFET器件。参照图2至图9，本申请实施例提供的碳化硅MOSFET器件的制备方法包括以下具体步骤：
S1、提供层叠设置在碳化硅衬底层11上的碳化硅外延层12。
具体的，请参照图2，选取碳化硅衬底11和碳化硅外延层12，并对选取的碳化硅衬底层11和碳化硅外延层12进行清洗并干燥处理。碳化硅衬底11与碳化硅外延层12的极性具体为N型。
S2、在碳化硅外延层12上形成第一光刻掩膜层181并进行图案化处理，以露出碳化硅外延层12用于形成掺杂阱区121的区域，第一光刻掩膜层181的一种具体图案可参照图3。
S3、形成掺杂阱区121在碳化硅外延层12内，掺杂阱区121外露于碳化硅外延层12的上表面。
具体的，请参照图3，对露出于第一光刻掩膜层181的碳化硅外延层12注入铝离子，以形成掺杂阱区121，控制铝离子的注入深度介于0.5μm至0.8μm，掺杂量介于0.5e18cm-3至5e18cm-3，故掺杂阱区121的极性具体为P-型。
S4、在碳化硅外延层12上形成第二光刻掩膜层182并进行图案化处理，以露出掺杂阱区121用于形成源极结124的区域。
S5、形成多个源极结124在掺杂阱区121内，源极结124外露于掺杂阱区121的上表面，掺杂阱区121在源极结124与碳化硅外延层12之间的上表面形成有源区125。源极结124的极性具体为N+型。
具体的，请参照图4，在外露于第二光刻掩膜层182的掺杂阱区121注入氮离子，以形成源极结124，控制氮离子的掺杂量介于1e19cm-3至1e20cm-3。
S6、去除第二光刻掩膜层182。
S71、形成同图案的栅氧化层13和栅极层14在碳化硅外延层12上，以覆盖有源区125；栅氧化层13覆盖掺杂阱区121在碳化硅外延层12与源极结124之间的上表面，并延伸至覆盖部分碳化硅外延层12与部分源极结124，在相邻的两个栅极层14之间形成栅间隙141。
具体的，请参照图5，在碳化硅外延层12上依次制备厚度介于30nm至200nm之间热氧化硅层和厚度介于50nm至200nm之间导电型多晶硅层，并采用同一掩膜版进行图案化处理，图案化处理后的栅氧化层13和栅极层14覆盖掺杂阱区121在碳化硅外延层12与源极结124之间的上表面，并延伸覆盖部分碳化硅外延层12与部分源极结124，露出部分源极结124、源极结124之间的掺杂阱区121、以及部分碳化硅外延层12。在相邻的两个栅极层14之间，碳化硅外延层12露出的位置形成栅间隙141。栅间隙141的宽度小于露出的源极结124和源极结124之间的掺杂阱区121的宽度。
S72、形成自对准绝缘层间层15于碳化硅外延层12上，以完全包覆栅极层14和栅氧化层13的侧边并缩小栅间隙141，自对准绝缘层间层15还延伸覆盖源极结124，自对准绝缘层间层15露出掺杂阱区121在源极结124之间用于形成第一接触区122的区域与碳化硅外延层12对准栅间隙141用于形成第二接触区123的区域。
具体的，请参照图5，在碳化硅外延层12上制备包覆栅极层14的自对准绝缘层间层15并进行图案化处理，图案化处理后的自对准绝缘层间层15完全包覆栅极层14和栅氧化层13的侧边，并延伸至覆盖部分碳化硅外延层12以缩小栅间隙141，露出碳化硅外延层12用于形成第二接触区123的区域，延伸至覆盖源极结124，露出源极结124之间的掺杂阱区121用于形成第一接触区122。缩小后的栅间隙141的宽度小于源极结124之间的掺杂阱区121的宽度。
S81、基于自对准绝缘层间层15，形成第一接触区122在掺杂阱区121内的源极结124之间，并形成第二接触区123在碳化硅外延层12对准栅间隙141的区域，第一接触区122外露于碳化硅外延层12的上表面，源极结124相接第一接触区122与掺杂阱区121，第二接触区123外露于碳化硅外延层12的上表面。第一接触区122与第二接触区123的极性具体为P+型。第二接触区123是基于自对准绝缘层间层15在栅间隙141的接触孔图案所形成，而利用重掺杂扩散方式第二接触区123的形成区域可略大于栅间隙141的接触孔图案（如图6所示）。
具体的，请参照图6，同时对准缩小后的栅间隙141且露出于自对准绝缘层间层15的碳化硅外延层12和露出于自对准绝缘层间层15的掺杂阱区121注入铝离子，控制铝离子的掺杂量介于1e19cm-3至1e20cm-3；对自对准绝缘层间层15、碳化硅外延层12和掺杂阱区121的上表面进行清洗；在自对准绝缘层间层15、碳化硅外延层12和掺杂阱区121的上表面制作碳膜进行保护，在氩气氛围中激活碳化硅外延层12和掺杂阱区121中的铝离子，同时形成对应的第一接触区122和第二接触区123。本申请实施例以自对准绝缘层间层15作为制备第一接触区122和第二接触区123的掩膜版，减少了一道光刻工艺，简化了碳化硅MOSFET器件的制备流程。自对准绝缘层间层15被保留在碳化硅MOSFET器件的产品结构中。
S82、扩大修正自对准绝缘层间层15对应第一接触区122的修正开口151，使部分源极结124的上表面外露于自对准绝缘层间层15的修正开口151。
具体的，请参照图7，采用等离子体干式侧蚀（SPACER）工艺，对第一接触区122上方的自对准绝缘层间层15的侧壁进行刻蚀。在此过程中，由于缩小后的栅间隙141较小，小于在第一接触区122上方的开口，侧墙效应保护效果较好，故等离子体在较小的栅间隙141内的刻蚀效率极低。自对准绝缘层间层15在第一接触区122上方的开口较大，在较大的开口内的刻蚀效率较高，因此能够实现自对准绝缘层间层15对应第一接触区122的开口的修正扩大，以局部外露出源极结124的上表面。而自对准绝缘层间层15对应第二接触区123的开口可不修正扩大或仅有小幅的扩大，但不外露出碳化硅外延层12的本质上表面，即栅间隙141只能外露出第二接触区123。
S9、形成第一导电层16于碳化硅外延层12上，以覆盖自对准绝缘层间层15，基于所述修正开口151，第一导电层16还覆盖第一接触区122与露出的部分源极结124，基于缩小后的栅间隙141，第一导电层16还覆盖第二接触区123，具体请参照图8。第一导电层16的一种具体制备方法包括碳化硅外延层12上的晶圆正面进行金属沉积、光刻刻蚀高温合金，以形成对第一接触区122与第二接触区123的欧姆接触。
S10、在碳化硅衬底层11的背面制备第二导电层17，具体请参照图9。第二导电层17的一种具体制备方法包括在碳化硅衬底层11的晶圆背面形成金属沉淀。
本申请实施例2的实施原理为：可通过SPACER工艺和自对准掩膜工艺等制备工艺，实现了本申请实施例的碳化硅MOSFET器件的制备。
需要说明的是，本申请的碳化硅MOSFET器件是上位概念的表述，包括且不限于常规的MOSFET产品或IGBT器件。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (10)

1.一种碳化硅MOSFET器件，其特征在于，包括：
碳化硅外延层（12），所述碳化硅外延层（12）内设有掺杂阱区（121），外露于所述碳化硅外延层（12）的上表面；所述掺杂阱区（121）内设有多个源极结（124），外露于所述碳化硅外延层（12）的上表面，所述掺杂阱区（121）在所述源极结（124）与所述碳化硅外延层（12）之间的上表面形成有源区（125）；
同图案的栅氧化层（13）和栅极层（14），设于所述碳化硅外延层（12）上，以覆盖所述有源区（125）；所述栅氧化层（13）覆盖所述掺杂阱区（121）在所述碳化硅外延层（12）与所述源极结（124）之间的上表面，并延伸至覆盖部分所述碳化硅外延层（12）与部分所述源极结（124），在相邻的两个所述栅极层（14）之间形成栅间隙（141）；
自对准绝缘层间层（15），形成于所述碳化硅外延层（12）上，以包覆所述栅极层（14）和所述栅氧化层（13）的侧边并缩小所述栅间隙（141），所述自对准绝缘层间层（15）还延伸至覆盖部分所述源极结（124），所述自对准绝缘层间层（15）自对准露出所述掺杂阱区（121）在所述源极结（124）之间用于形成第一接触区（122）的区域与所述碳化硅外延层（12）对准所述栅间隙（141）用于形成第二接触区（123）的区域；基于所述自对准绝缘层间层（15），所述第一接触区（122）形成在所述掺杂阱区（121）内，所述第二接触区（123）形成在所述碳化硅外延层（12）内，所述第一接触区（122）与所述第二接触区（123）外露于所述掺杂阱区（121）的上表面，所述源极结（124）相接所述第一接触区（122）与所述掺杂阱区（121）；所述自对准绝缘层间层（15）具有对应所述第一接触区（122）扩大修正的修正开口（151）和缩小后的栅间隙（141），使部分所述源极结（124）的上表面外露于所述修正开口（151），所述第二接触区（123）的上表面外露于缩小后的所述栅间隙（141）；
第一导电层（16），形成于所述碳化硅外延层（12）上，以覆盖所述自对准绝缘层间层（15）；基于所述修正开口（151），所述第一导电层（16）还覆盖所述第一接触区（122）与露出的部分所述源极结（124），基于缩小后的所述栅间隙（141），所述第一导电层（16）还覆盖所述第二接触区（123）。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，缩小后的所述栅间隙（141）小于所述修正开口（151）。
3.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，还包括碳化硅衬底层（11）、第二导电层（17），所述碳化硅外延层（12）设于所述碳化硅衬底层（11）上，所述第二导电层（17）设于所述碳化硅衬底层（11）的背面。
4.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述碳化硅外延层（12）和所述源极结（124）的掺杂类型相同，掺杂阱区（121）、所述第一接触区（122）和所述第二接触区（123）的掺杂类型相同且与源极结（124）的掺杂类型不同。
5.根据权利要求4所述的碳化硅MOSFET器件，其特征在于，所述第一接触区（122）的掺杂浓度大于所述掺杂阱区（121）的掺杂浓度。
6.根据权利要求5所述的碳化硅MOSFET器件，其特征在于，所述第一接触区（122）和所述第二接触区（123）内均掺杂有在氩气气氛下激活后的铝离子，其中，铝离子的掺杂量介于1e19cm-3至1e20cm-3之间。
7.根据权利要求5所述的碳化硅MOSFET器件，其特征在于，所述源极结（124）内掺杂有氮离子，其中，氮离子的掺杂量介于1e19cm-3至1e20cm-3之间。
8.根据权利要求5所述的碳化硅MOSFET器件，其特征在于，所述掺杂阱区（121）内掺杂有铝离子，其中，铝离子的掺杂量介于0.5e18cm-3至5e18cm-3之间，铝离子的注入深度介于0.5μm至0.8μm之间。
9.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述栅氧化层（13）为热氧化处理后的氧化硅层，所述氧化硅层的厚度介于30nm至200nm之间；所述栅极层（14）为导电型多晶硅层，所述导电型多晶硅层的厚度介于50nm至200nm之间。
10.一种碳化硅MOSFET器件的制备方法，其特征在于，包括：
S1、提供层叠设置在碳化硅衬底层（11）上的碳化硅外延层（12）；
S3、形成掺杂阱区（121）在所述碳化硅外延层（12）内，所述掺杂阱区（121）外露于所述碳化硅外延层（12）的上表面；
S5、形成源极结（124）在所述掺杂阱区（121）内，所述源极结（124）外露于所述掺杂阱区（121）的上表面，所述掺杂阱区（121）在所述源极结（124）与所述碳化硅外延层（12）之间的上表面形成有源区（125）；
S71、形成同图案的栅氧化层（13）和栅极层（14）在所述碳化硅外延层（12）上，以覆盖所述有源区（125）；所述栅氧化层（13）覆盖所述掺杂阱区（121）在所述碳化硅外延层（12）与源极结（124）之间的上表面，并延伸至覆盖部分所述碳化硅外延层（12）与部分所述源极结（124），在相邻的两个所述栅极层（14）之间形成栅间隙（141）；
S72、形成自对准绝缘层间层（15）于所述碳化硅外延层（12）上，以完全包覆所述栅极层（14）和所述栅氧化层（13）的侧边并缩小所述栅间隙（141），所述自对准绝缘层间层（15）还延伸覆盖所述源极结（124），所述自对准绝缘层间层（15）露出所述掺杂阱区（121）在所述源极结（124）之间用于形成第一接触区（122）的区域与所述碳化硅外延层（12）对准所述栅间隙（141）用于形成第二接触区（123）的区域；
S81、基于所述自对准绝缘层间层（15），形成所述第一接触区（122）在所述掺杂阱区（121）内的所述源极结（124）之间，并形成所述第二接触区（123）在所述碳化硅外延层（12）对准所述栅间隙（141）的区域，所述第一接触区（122）外露于所述碳化硅外延层（12）的上表面，所述源极结（124）相接所述第一接触区（122）与所述掺杂阱区（121），所述第二接触区（123）外露于所述碳化硅外延层（12）的上表面；
S82、扩大修正所述自对准绝缘层间层（15）对应所述第一接触区（122）的修正开口（151），使部分所述源极结（124）的上表面外露于所述自对准绝缘层间层（15）的所述修正开口（151）；
S9、形成第一导电层（16）于所述碳化硅外延层（12）上，以覆盖所述自对准绝缘层间层（15），基于所述修正开口（151），所述第一导电层（16）还覆盖所述第一接触区（122）与露出的部分所述源极结（124），基于缩小后的所述栅间隙（141），所述第一导电层（16）还覆盖所述第二接触区（123）。
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