WO2012169022A1 - 半導体装置とその製造方法 - Google Patents

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drift layer
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drift
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明高 添野
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トヨタ自動車株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the technology described in this specification relates to a semiconductor device and a manufacturing method thereof.
  • a crystal defect is formed by irradiating a part of a semiconductor substrate with charged particles.
  • Patent Document 1 in a semiconductor device in which a diode and an IGBT are formed on the same semiconductor substrate, a crystal is formed in a region near the bottom surface of the trench gate of the drift layer of the semiconductor substrate. A defect is formed.
  • Crystal defects are usually formed by irradiating a semiconductor substrate with charged particles.
  • the charged particles pass through the semiconductor substrate and stop in the semiconductor substrate, and a local defect region having a high crystal defect density is formed near the position where the charged particles stop.
  • This local defect region effectively functions as a lifetime control region.
  • crystal defects are also formed in the region through which the charged particles have passed.
  • the region where crystal defects are formed by the charged particles has a higher specific resistance than before the charged particle irradiation. As a result, the change in the depth direction of the specific resistance of the semiconductor substrate is increased, and the leakage current of the semiconductor device and the breakdown voltage are liable to occur.
  • a semiconductor device disclosed in this specification includes a first conductivity type drift layer formed on a semiconductor substrate, and a second conductivity type body layer located on a surface side of the drift layer and formed on the surface of the semiconductor substrate. ,have.
  • the drift layer has a lifetime control region, and when the maximum value of the crystal defect density of the drift layer that changes in the depth direction of the semiconductor substrate is h, the crystal defect density is h. This is an area that is equal to or greater than / 2.
  • the lifetime control region is formed by irradiating charged particles to a first conductivity type pre-drift layer including a first resistance layer and a second resistance layer having a specific resistance lower than that of the first resistance layer. At least a part of the control region is formed within the second resistance layer.
  • the semiconductor device described above at least a part of the lifetime control region is formed within the range of the second resistance layer. Since the specific resistance of the second resistance layer is lower than the specific resistance of the first resistance layer, the specific resistance of the second resistance layer becomes too high even if crystal defects are formed in the second resistance layer at a high density. Is prevented. A semiconductor device in which the change in the depth direction of the specific resistance of the drift layer is mitigated as compared with the prior art can be provided.
  • the first resistance layer includes a third resistance layer through which charged particles pass and a fourth resistance layer through which charged particles do not pass when the pre-drift layer is irradiated with charged particles.
  • the second resistance layer may be disposed on one side of the front surface or the back surface, and the fourth resistance layer may be disposed on the other side of the front surface or the back surface of the second resistance layer. In this case, it is preferable that the specific resistance of the third resistance layer is lower than the specific resistance of the fourth resistance layer.
  • the second resistance layer may be an epitaxial layer.
  • the present specification can also provide a method for manufacturing the semiconductor device. That is, the present specification has a first conductivity type drift layer formed on a semiconductor substrate and a second conductivity type body layer located on the surface side of the drift layer and formed on the surface of the semiconductor substrate.
  • the drift layer has a lifetime control region in which the crystal defect density is h / 2 or more, where h is the maximum value of the crystal defect density of the drift layer that changes in the depth direction of the semiconductor substrate.
  • a method for manufacturing a semiconductor device can be provided.
  • the step of manufacturing the drift layer includes forming a first conductivity type pre-drift layer including a first resistance layer and a second resistance layer having a specific resistance lower than that of the first resistance layer; Irradiating the pre-drift layer with charged particles so that at least a part of the lifetime control region is included in the second resistance layer.
  • the first resistance layer may include a third resistance layer and a fourth resistance layer having a specific resistance lower than that of the third resistance layer.
  • the second resistance layer is formed between the third resistance layer and the fourth resistance layer, and in the step of irradiating the charged particles, the charged particles are transferred to the fourth resistance layer.
  • the pre-drift layer is preferably irradiated from the side.
  • the second resistance layer may be formed by an epitaxial method.
  • FIG. 6 is a diagram showing specific resistance values before and after crystal defect formation of the semiconductor device according to Example 1.
  • FIG. It is a figure which shows the specific resistance value before and behind crystal defect formation of the conventional semiconductor device.
  • 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram showing specific resistance values before and after crystal defect formation in a semiconductor device according to Example 2.
  • the first resistance layer may be a single layer having a specific resistance within a predetermined range or a plurality of layers having specific resistances different from each other. May be.
  • the first resistance layer may include a third resistance layer and a fourth resistance layer having a specific resistance lower than that of the third resistance layer.
  • the second resistance layer is formed between the third resistance layer and the fourth resistance layer, and in the step of irradiating the charged particles, the charged particles are transferred to the fourth resistance layer.
  • the pre-drift layer is preferably irradiated from the side.
  • the second resistance layer includes a constant resistance region in which the specific resistance is constant in the depth direction, and the specific resistance of the constant resistance region is the second resistance layer. It may be the minimum value of the specific resistance.
  • a constant resistance region in which the specific resistance is minimum in the depth direction and constant in the depth direction may be formed in a part of the second resistance layer.
  • the constant resistance region can be formed by an epitaxial method.
  • the second resistance layer is preferably formed by an epitaxial method.
  • the specific resistance distribution (distribution in the depth direction of the semiconductor substrate) of the second resistance layer is preferably a distribution having a minimum value, and a curved shape having a peak. Particularly preferred.
  • the lifetime control region has a peak of crystal defect density formed by irradiating charged particles.
  • MX maximum value of the specific resistance in the depth direction of the second resistance layer
  • MN low resistance region where the specific resistance of the second resistance layer is MN + (MX ⁇ MN) / 2 or less. It is preferable that it overlaps at least a part of the lifetime control region.
  • the step of irradiating the charged particles it is particularly preferable to irradiate the charged particles so that the peak of the crystal defect density is formed in the second resistance layer. That is, it is preferable that the irradiation is performed so that the charged particles stop on the second resistance layer.
  • the semiconductor device according to the present application may be any device as long as the drift layer is irradiated with charged particles to form a lifetime control region having a high crystal defect density.
  • a diode, IGBT, or an RC-IGBT in which an IGBT and a free wheel diode are formed on the same semiconductor substrate may be used.
  • a first conductivity type semiconductor layer having a first conductivity type impurity concentration higher than that of the drift layer is formed on the back surface of the semiconductor substrate (the back surface side of the drift layer).
  • the first conductivity type semiconductor layer and the body layer function as a cathode and an anode of the diode.
  • a collector layer is formed on the back surface of the semiconductor substrate (the back surface side of the drift layer).
  • a body layer is formed on the surface of the semiconductor substrate (the surface side of the drift layer).
  • An emitter layer is formed on a part of the surface of the body layer. The body layer and the emitter layer are exposed on the surface of the semiconductor substrate.
  • An insulated gate is formed on the surface side of the semiconductor substrate so as to be in contact with the body layer in a portion that separates the emitter layer and the drift layer.
  • a collector layer or a cathode layer is formed on the back surface of the semiconductor substrate (the back surface side of the drift layer).
  • a body layer is formed on the surface of the semiconductor substrate (the surface side of the drift layer).
  • An emitter layer is formed on a part of the surface of the body layer. The body layer and the emitter layer are exposed on the surface of the semiconductor substrate.
  • a gate electrode is formed on the surface side of the semiconductor substrate so as to be in contact with a portion of the body layer that separates the emitter layer and the drift layer.
  • the RC-IGBT may be a semiconductor device in which a diode region in which a diode element is formed and an IGBT region in which an IGBT element is formed are separated. Further, the semiconductor device may be a semiconductor device in which the structure on the front surface side of the semiconductor substrate is common, the structure on the back surface side is a collector layer or a cathode layer, and diode elements and IGBT elements are mixed.
  • a semiconductor device 10 shown in FIG. 1 is an RC-IGBT in which an IGBT and a free wheel diode are formed on the same semiconductor substrate 100.
  • the semiconductor device 10 includes a semiconductor substrate 100, an insulating gate 120 and a surface insulating film 131 formed on the surface side of the semiconductor substrate 100, a surface electrode 141 in contact with the surface of the semiconductor substrate 100, and a back surface in contact with the back surface of the semiconductor substrate 100. And an electrode 142.
  • the semiconductor substrate 100 has an n-type drift layer 110 and a p-type low concentration body layer 104.
  • an n + -type cathode layer 101 and a p + -type collector layer 102 are formed on the back side of the semiconductor substrate 100 adjacent to each other, and are in contact with the back electrode 142.
  • an n + -type emitter layer 105 and a p + -type high-concentration body layer 106 are formed.
  • the insulated gate 120 includes a trench 121, a gate insulating film 122 formed on the inner wall of the trench 121, and a gate electrode 123 that is covered with the gate insulating film 122 and is filled in the trench 121.
  • the insulated gate 120 is in contact with a portion of the low-concentration body layer 104 that separates the emitter layer 105 and the drift layer 110.
  • the emitter layer 105 and the high-concentration body layer 106 are in contact with the surface electrode 141.
  • the gate electrode 123 is isolated from the surface electrode 141 by the surface insulating film 131.
  • a first drift layer 111, a second drift layer 112, and a third drift layer 113 are stacked in order from the surface side of the semiconductor substrate 100.
  • a lifetime control region 115 is formed in the second drift layer 112.
  • the lifetime control region 115 is a region where the crystal defect density is h / 2 or more, where h is the maximum value of the crystal defect density of the drift layer 110 that changes in the depth direction of the semiconductor substrate 100.
  • the peak of crystal defect density is located in the second drift layer 112.
  • the specific resistance of the first drift layer 111 is ⁇ (1)
  • the specific resistance of the second drift layer 112 is ⁇ (2)
  • the specific resistance of the third drift layer 113 is ⁇ (3), ⁇ (1) , ⁇ (2), ⁇ (3) are substantially equal ( ⁇ (1) ⁇ (2) ⁇ (3)).
  • the specific resistance of the drift layer 110 is substantially constant in the depth direction of the semiconductor substrate 100. Note that the thickness of the third drift layer 113 is larger than the thickness of the first drift layer 111 and the second drift layer 112, and the surface of the drift layer 110 (drift from the peak of the crystal defect density in the lifetime control region 115).
  • the distance to the interface between the layer 110 and the body layer 104 is from the peak of the crystal defect density in the lifetime control region 115 to the back surface of the drift layer 110 (the interface between the drift layer 110, the cathode layer 101, and the collector layer 102). Is significantly shorter than the distance.
  • FIG. 2 is a diagram showing the specific resistance ⁇ of the drift layer 110 of the semiconductor device 10 and also shows the specific resistance of the drift layer (pre-drift layer) before crystal defect formation.
  • the solid line 11 indicates the relationship between the specific resistance ⁇ of the drift layer 110 and the depth D of the drift layer 110
  • the broken line 12 indicates the relationship between the specific resistance ⁇ of the pre-drift layer and the depth D of the pre-drift layer.
  • Reference numerals 111 to 113 indicate the positions of the first drift layer 111, the second drift layer 112, and the third drift layer 113 in the depth direction.
  • the specific resistance ⁇ (P1) of the layer (referred to as the first pre-drift layer) located in the first drift layer 111 and the layer (third pre-drift layer) located in the third drift layer 113
  • the specific resistance ⁇ (P3) of the drift layer) is substantially constant and higher than the specific resistance ⁇ (P2) of the layer (referred to as the second pre-drift layer) located in the second drift layer 112.
  • the specific resistance ⁇ (P1) is higher than the specific resistance ⁇ (P3) ( ⁇ (P1)> ⁇ (P3)> ⁇ (P2)).
  • the first pre-drift layer and the third pre-drift layer correspond to a first resistance layer
  • the second pre-drift layer corresponds to a second resistance layer having a specific resistance lower than that of the first resistance layer.
  • the first pre-drift layer corresponds to a third resistance layer
  • the third pre-drift layer corresponds to a fourth resistance layer having a specific resistance lower than that of the third resistance layer.
  • the specific resistance distribution of the second pre-drift layer is a distribution having a minimum value as shown by a broken line 12 in a stage before irradiation with charged particles, and particularly a curve shape having a peak. preferable.
  • the density distribution of crystal defects formed by irradiating charged particles has a curved shape having a maximum value peak in the depth direction of the semiconductor device. If the specific resistance distribution of the second pre-drift layer has a curved shape having a minimum value peak, it is possible to efficiently obtain the effect of alleviating the decrease in the specific resistance of the second pre-drift layer due to crystal defects. The change in the depth direction of the specific resistance can be reduced.
  • the second pre-drift layer is irradiated.
  • a peak of crystal defect density is formed in the drift layer.
  • Low density crystal defects are also formed in the third pre-drift layer, which is a layer through which the charged particles have passed (third resistance layer).
  • no crystal defect is formed in the first pre-drift layer where the charged particles do not reach.
  • the crystal defect density is distributed in the depth direction of the semiconductor substrate in a shape in which the broken line 12 is inverted up and down.
  • FIG. 3 illustrates the distribution of the specific resistance ⁇ of the pre-drift layer and the drift layer of the conventional semiconductor device. Since the only difference between the conventional semiconductor device and the semiconductor device 10 according to the first embodiment is the distribution in the depth direction of the specific resistance of the pre-drift layer and the drift layer, the specific structure of the conventional semiconductor device will be described. Is omitted.
  • the solid line 21 shows the relationship between the specific resistance ⁇ and the depth D of the conventional drift layer, and the broken line 22 shows the relationship between the specific resistance ⁇ of the conventional pre-drift layer and the depth D of the pre-drift layer. .
  • the specific resistance of the pre-drift layer is substantially constant in the depth direction
  • the peak of the crystal defect density is formed at the position of the second pre-drift layer
  • the specific resistance of the drift layer is It has a distribution in the depth direction as shown by the solid line 21.
  • the specific resistance of the drift layer has a distribution with a large change in the depth direction as shown by the solid line 21, the effective carrier density of the drift layer is lowered during the IGBT operation, and the depletion layer is likely to expand. As a result, the depletion layer easily reaches the collector layer on the back surface, the breakdown voltage of the semiconductor device is lowered, and the leakage current is increased.
  • As a method for suppressing the breakdown voltage reduction there are a method of increasing the thickness of the semiconductor substrate and a method of reducing the specific resistance of the entire pre-drift layer. However, increasing the thickness of the semiconductor substrate increases the resistance of the entire semiconductor device, which tends to cause poor conduction. When the specific resistance of the entire pre-drift layer is reduced, the characteristic variation of the diode increases.
  • the specific resistance of the pre-drift layer is distributed so as to cancel out the specific resistance ⁇ that increases by irradiating charged particles. Yes.
  • the specific resistance of the drift layer 110 obtained by forming crystal defects can be made substantially constant in the depth direction.
  • the breakdown voltage is reduced and the leakage current is increased in the semiconductor device having the lifetime control region. It is possible to achieve both suppression and suppression of conduction failure by thinning the semiconductor substrate. Further, in a semiconductor device provided with a diode, variation in characteristics of the diode can be suppressed.
  • Pre-drift layer formation process 4 to 6 show a process of forming the pre-drift layer 510.
  • FIG. 4 an n-type semiconductor wafer is prepared as the third pre-drift layer 513.
  • the thickness of the n-type wafer shown in FIG. 4 is substantially equal to the thickness of the third pre-drift layer 513.
  • a second pre-drift layer 512 which is an epitaxial layer, is formed on the surface of the third pre-drift layer 513 using an epitaxial method. Since the specific resistance of the pre-drift layer becomes lower as the impurity concentration is higher, the specific resistance of the second pre-drift layer 512 can be adjusted by adjusting the impurity concentration of the second pre-drift layer 512. In the presence of an n-type dopant gas and a silicon growth gas adjusted so that the n-type impurity concentration of the second pre-drift layer 512 is higher than the n-type impurity concentration of the third pre-drift layer 513 The second pre-drift layer 512 is formed by performing the method.
  • a first pre-drift layer 511 that is an epitaxial layer is formed on the surface of the second pre-drift layer 512 by using an epitaxial method. N-type dopant gas and silicon growth adjusted so that the n-type impurity concentration of the first pre-drift layer 511 is lower than the n-type impurity concentration of the second pre-drift layer 512 and the third pre-drift layer 513
  • the first pre-drift layer 511 is formed by performing an epitaxial method in the presence of gas. Thereafter, annealing treatment such as heat treatment is performed to activate the n-type dopant.
  • the specific resistance ⁇ (P1) of the first pre-drift layer 511, the specific resistance ⁇ (P2) of the second pre-drift layer 512, and the specific resistance ⁇ (P3) of the third pre-drift layer 513 are represented by ⁇ (P1) It is possible to manufacture the pre-drift layer 510 adjusted so that> ⁇ (P3)> ⁇ (P2).
  • FIG. 7 shows a state after the formation of the front-side and back-side structures of the semiconductor substrate 100 excluding the front-side electrode 141 and the back-side electrode 142 after the pre-drift layer 510 is formed.
  • the charged particles are irradiated from the back side of the semiconductor substrate 100.
  • Charged particles to be irradiated is not particularly limited, helium (4 He, 3 He) ions, hydrogen (1 H, 2 H, 3 H) ion is particularly preferable.
  • the charged particles irradiated from the back side of the semiconductor substrate 100 pass through the third pre-drift layer 513 and stop in the second pre-drift layer 512.
  • the second pre-drift layer 512 where the charged particles stop, a peak of crystal defect density is formed, and high-density crystal defects are formed. Low density crystal defects are also formed in the third pre-drift layer 513 through which the charged particles pass.
  • the first pre-drift layer 511, the second pre-drift layer 512, and the third pre-drift layer 513 are converted into the first drift layer 111, the second drift layer 112, and the third drift layer 113, respectively, as shown in FIG. It becomes.
  • the crystal defect density formed in the first pre-drift layer 111 by irradiation of charged particles is X (1)
  • the crystal defect density formed in the second pre-drift layer 112 is X (2)
  • the third pre-drift layer Assuming that the crystal defect density formed at 113 is X (3), X (2)> X (3)> X (1).
  • the specific resistance of each pre-drift layer is ⁇ (P1)> ⁇ (P3)> ⁇ (P2), the difference in specific resistance of each drift layer obtained after irradiation with charged particles can be reduced.
  • the specific resistance ⁇ (P1) of each pre-drift layer is such that the specific resistance of each drift layer becomes ⁇ (1) ⁇ (2) ⁇ (3).
  • ⁇ (P2), ⁇ (P3) are adjusted in advance.
  • the pre-drift layer 510 in the step of forming the pre-drift layer 510, the first pre-drift layer 511 that is the third resistance layer and the third resistance layer that is the fourth resistance layer. A pre-drift layer 513 and a second pre-drift layer 512 that is a second resistance layer are formed.
  • the pre-drift layer 510 is irradiated with charged particles so that at least a part of the lifetime control region 115 is included in the second pre-drift layer 512.
  • the charged particles pass through the third pre-drift layer 513 and stop in the second pre-drift layer 512.
  • Crystal defects are formed in the second pre-drift layer 512 at a high density and in the third pre-drift layer 513 at a low density.
  • the peak of crystal defect density is located in the second pre-drift layer 512 where the charged particles stop. Since the specific resistance of the second pre-drift layer 512 is lower than that of the first pre-drift layer 511 and the third pre-drift layer 513, the specific resistance of the second pre-drift layer 512 is formed by forming crystal defects at a high density. Can be prevented from becoming too high.
  • the specific resistance of the third pre-drift layer 513 through which the charged particles pass is lower than the specific resistance of the first pre-drift layer 511 through which the charged particles do not pass, crystals formed in the third pre-drift layer 513 at a low density It can be prevented that the specific resistance of the third pre-drift layer 513 is increased due to the defect. According to the present embodiment, it is possible to easily manufacture the semiconductor device 10 in which the change in the depth direction of the specific resistance of the drift layer 110 is reduced as compared with the conventional example.
  • the second pre-drift layer 512 is formed as an epitaxial layer, the non-conductive impurities (for example, carbon and oxygen) in the second pre-drift layer 512 have a low concentration and a small variation.
  • the semiconductor wafer can be used as the thickest third pre-drift layer 513, the semiconductor device 10 can be thinned and the manufacturing process of the semiconductor device 10 can be simplified. The material cost and manufacturing cost of the semiconductor device 10 can be reduced.
  • the second pre-drift layer 512 may be formed so as to include a constant resistance region having a constant specific resistance. That is, before the annealing treatment, the pre-drift layer 510 may have a specific resistance distribution as indicated by a thin broken line 13 in FIG.
  • the specific resistance of the second pre-drift layer 512 may include a constant resistance region where the specific resistance is constant as indicated by a thin broken line 13 before the annealing process. In this case, the specific resistance of the constant resistance region may be the minimum value of the specific resistance of the second pre-drift layer 512.
  • the pre-drift layer 510 having the curved specific resistance distribution indicated by the broken line 12 in FIG. 9 is changed.
  • the second pre-drift layer 512 having a constant resistance region where the specific resistance is constant as indicated by the thin broken line 13 can be easily formed. Is possible.
  • Example 2 the pre-drift layer forming process of the semiconductor device 10 described in Example 1 will be described with another example.
  • the description of other components of the semiconductor device 10 is omitted, but those skilled in the art can understand that it can be manufactured using a conventionally known manufacturing method.
  • the charged particle irradiation process is the same as that in the first embodiment, and thus the description thereof is omitted.
  • Pre-drift layer formation process 10 to 12 show a process of forming the pre-drift layer 610.
  • FIG. 10 an n-type semiconductor wafer is prepared as the third pre-drift layer 613. Note that the thickness of the n-type semiconductor wafer shown in FIG. 10 is larger than the thickness of the third pre-drift layer 613 after completion of the pre-drift layer forming step.
  • the surface layer of the third pre-drift layer 613 is irradiated with an n-type dopant so that the n-type impurity concentration is higher than that of the third pre-drift layer 613. 612 is formed.
  • the thickness of the third pre-drift layer 613 is reduced by the thickness of the second pre-drift 612.
  • a first pre-drift layer 611 that is an epitaxial layer is formed on the surface of the second pre-drift layer 612 using an epitaxial method.
  • N-type dopant gas and silicon growth adjusted so that the n-type impurity concentration of the first pre-drift layer 611 is lower than the n-type impurity concentration of the second pre-drift layer 612 and the third pre-drift layer 613
  • An epitaxial method is performed in the presence of gas to form the first pre-drift layer 611. Thereafter, annealing treatment such as heat treatment is performed to activate the n-type dopant.
  • the pre-drift layer 610 adjusted to satisfy ⁇ (P1)> ⁇ (P3)> ⁇ (P2) can be manufactured.
  • the second pre-drift layer 612 is not formed as an epitaxial layer, the material cost and the manufacturing cost can be further reduced as compared with the method described in Example 1. Thereafter, in FIG.
  • the structure on the front surface side and the back surface side of the semiconductor substrate 100 excluding the front surface electrode 141 and the back surface electrode 142 is formed as in the first embodiment. Then, a charged particle irradiation process is performed. Thereby, the semiconductor device 10 can be manufactured.
  • the semiconductor device 30 includes a semiconductor substrate 300, an insulating gate 320 and a surface insulating film 331 formed on the surface side of the semiconductor substrate 300, a surface electrode 341 in contact with the surface of the semiconductor substrate 300, a semiconductor And a back electrode 342 in contact with the back surface of the substrate 300.
  • the semiconductor substrate 300 has an n-type drift layer 310 and a p-type low-concentration body layer 304.
  • a p + -type collector layer 302 is formed on the back side of the drift layer 310.
  • the collector layer 302 is exposed on the back surface of the semiconductor substrate 300 and is in contact with the back electrode 342.
  • a first drift layer 311, a second drift layer 312, and a third drift layer 313 are stacked in order from the back surface side of the semiconductor substrate 300.
  • a lifetime control region 315 is formed in the second drift layer 312.
  • the lifetime control region 315 is a region where the crystal defect density is h / 2 or more, where h is the maximum value of the crystal defect density of the drift layer 310 that changes in the depth direction of the semiconductor substrate 300.
  • the peak of crystal defect density is located in the second drift layer 312.
  • the specific resistance of the first drift layer 311 is ⁇ (1)
  • the specific resistance of the second drift layer 312 is ⁇ (2)
  • the specific resistance of the third drift layer 313 is ⁇ (3)
  • ⁇ (1) , ⁇ (2), ⁇ (3) are substantially equal ( ⁇ (1) ⁇ (2) ⁇ (3)).
  • the specific resistance of the drift layer 310 is substantially constant in the depth direction of the semiconductor substrate 300. Note that the thickness of the third drift layer 313 is thicker than the thickness of the first drift layer 311 and the second drift layer 312, and the back surface of the drift layer 310 (drift from the peak of the crystal defect density in the lifetime control region 115).
  • the distance from the peak of the crystal defect density in the lifetime control region 315 to the surface of the drift layer 310 (interface between the drift layer 310 and the body layer 304) is larger than the distance from the layer 310 to the collector layer 302). Remarkably short. Since the other configuration is the same as that of the semiconductor device 10 shown in FIG. 1, the description is omitted by replacing the reference numbers in the 100s with the 300s.
  • FIG. 14 is a diagram showing the specific resistance ⁇ of the drift layer 310 of the semiconductor device 30 and also shows the specific resistance of the drift layer (pre-drift layer) before crystal defect formation.
  • a solid line 31 indicates the relationship between the specific resistance ⁇ of the drift layer 310 and the depth D of the drift layer 310, and a broken line 32 indicates the relationship between the specific resistance ⁇ of the pre-drift layer and the depth D of the pre-drift layer.
  • Reference numerals 311 to 313 indicate the positions of the first drift layer 311, the second drift layer 312, and the third drift layer 313 in the depth direction.
  • the specific resistance ⁇ (P1) of the layer (referred to as the first pre-drift layer) located in the first drift layer 311 and the layer (third pre-drift layer) located in the third drift layer 313
  • the specific resistance ⁇ (P3) of the drift layer is substantially constant and higher than the specific resistance ⁇ (P2) of the layer (referred to as the second pre-drift layer) located in the second drift layer 312.
  • the specific resistance ⁇ (P1) is higher than the specific resistance ⁇ (P3) ( ⁇ (P1)> ⁇ (P3)> ⁇ (P2)).
  • the first pre-drift layer and the third pre-drift layer correspond to a first resistance layer
  • the second pre-drift layer corresponds to a second resistance layer having a specific resistance lower than that of the first resistance layer.
  • the first pre-drift layer corresponds to a third resistance layer
  • the third pre-drift layer corresponds to a fourth resistance layer having a specific resistance lower than that of the third resistance layer.
  • the second pre-drift layer is irradiated.
  • a peak of crystal defect density is formed in the drift layer.
  • Low density crystal defects are also formed in the third pre-drift layer, which is a layer through which the charged particles have passed (third resistance layer).
  • no crystal defect is formed in the first pre-drift layer where the charged particles do not reach.
  • the crystal defect density is distributed in the depth direction of the semiconductor substrate in a shape in which the broken line 32 is inverted up and down.
  • the manufacturing method described in the first and second embodiments can be applied.
  • the first pre-drift layer and the second pre-drift layer are formed by the method described in Example 1 or 2, and charged particles are irradiated from the surface side of the semiconductor substrate Then, the semiconductor device 30 can be easily manufactured.
  • a drift layer can be manufactured by an epitaxial method using a semiconductor wafer as a collector layer.
  • RC-IGBT and IGBT have been described as examples, but the present invention is not limited to this.
  • the semiconductor device is a diode, the configurations and manufacturing methods of Examples 1 to 3 can be applied.

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Abstract

　本明細書が開示する半導体装置は、半導体基板に形成された第１導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有している。ドリフト層は、ライフタイム制御領域を有しており、ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上である。ライフタイム制御領域は、第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層に荷電粒子を照射することによって形成され、ライフタイム制御領域の少なくとも一部は、第２抵抗層の範囲内に形成される。

Description

半導体装置とその製造方法
　本明細書に記載の技術は、半導体装置とその製造方法に関する。
　キャリアのライフタイムを制御する目的で、半導体基板の一部に荷電粒子を照射して結晶欠陥を形成することが行われている。例えば、日本国特許公開公報２００５－３１７７５１号（特許文献１）には、ダイオードとＩＧＢＴが同一の半導体基板に形成された半導体装置において、半導体基板のドリフト層のトレンチゲートの底面に近い領域に結晶欠陥を形成している。
特開２００５－３１７７５１号公報
　結晶欠陥は、通常、半導体基板に対して荷電粒子を照射することによって形成される。荷電粒子は、半導体基板を通過して半導体基板内で停止し、荷電粒子が停止した位置付近に、結晶欠陥密度の高い局所欠陥領域が形成される。この局所欠陥領域がライフタイム制御領域として効果的に機能する。この際、荷電粒子が通過した領域にも、結晶欠陥が形成される。荷電粒子によって結晶欠陥が形成された領域は、荷電粒子の照射前よりも比抵抗が高くなる。その結果、半導体基板の比抵抗の深さ方向の変化が大きくなり、半導体装置のリーク電流の増大や耐圧低下が起こり易くなる。
　本明細書が開示する半導体装置は、半導体基板に形成された第１導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有している。ドリフト層は、ライフタイム制御領域を有しており、ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上となる領域である。ライフタイム制御領域は、第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層に荷電粒子を照射することによって形成され、ライフタイム制御領域の少なくとも一部は、第２抵抗層の範囲内に形成される。
　上記の半導体装置によれば、ライフタイム制御領域の少なくとも一部は、第２抵抗層の範囲内に形成される。第２抵抗層の比抵抗は、第１抵抗層の比抵抗よりも低いので、第２抵抗層内に結晶欠陥が高密度に形成されても、第２抵抗層の比抵抗が高くなり過ぎることが防止される。従来と比較して、ドリフト層の比抵抗の深さ方向の変化が緩和された半導体装置を提供できる。
　第１抵抗層は、プレドリフト層に荷電粒子を照射する際に、荷電粒子が通過する第３抵抗層と、荷電粒子が通過しない第４抵抗層を備えており、第３抵抗層は、第２抵抗層の表面又は裏面の一方側に配置され、第４抵抗層は、第２抵抗層の表面又は裏面の他方側に配置されていてもよい。この場合、第３抵抗層の比抵抗は、第４抵抗層の比抵抗よりも低いことが好ましい。
　第２抵抗層は、エピタキシャル層であってもよい。
　本明細書は、上記の半導体装置の製造方法を提供することもできる。すなわち、本明細書は、半導体基板に形成された第１導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有しており、ドリフト層は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上である、ライフタイム制御領域を有する半導体装置の製造方法を提供することができる。この製造方法では、ドリフト層を製造する工程は、第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層を形成する工程と、ライフタイム制御領域の少なくとも一部が第２抵抗層に含まれるように、プレドリフト層に荷電粒子を照射する工程とを含む。
　上記の半導体装置の製造方法では、第１抵抗層は、第３抵抗層と、第３抵抗層よりも比抵抗が低い第４抵抗層を有していてもよい。この場合、プレドリフト層を形成する工程では、第２抵抗層は、第３抵抗層と第４抵抗層との間に形成され、荷電粒子を照射する工程では、荷電粒子は、第４抵抗層側からプレドリフト層に照射されることが好ましい。
　第２抵抗層は、エピタキシャル法によって形成してもよい。
実施例１に係る半導体装置の断面図である。 実施例１に係る半導体装置の結晶欠陥形成前後の比抵抗値を示す図である。 従来の半導体装置の結晶欠陥形成前後の比抵抗値を示す図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 実施例１に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 変形例に係る半導体装置の製造方法を説明する図である。 実施例２に係る半導体装置の断面図である。 実施例２に係る半導体装置の結晶欠陥形成前後の比抵抗値を示す図である。
　本明細書が開示する半導体装置およびその製造方法では、第１抵抗層は、比抵抗が所定の範囲内である単一層であってもよいし、互いに相違する比抵抗を有する複数の層であってもよい。例えば、第１抵抗層は、第３抵抗層と、第３抵抗層よりも比抵抗が低い第４抵抗層を有していてもよい。この場合、プレドリフト層を形成する工程では、第２抵抗層は、第３抵抗層と第４抵抗層との間に形成され、荷電粒子を照射する工程では、荷電粒子は、第４抵抗層側からプレドリフト層に照射されることが好ましい。
　本明細書が開示する半導体装置およびその製造方法では、第２抵抗層は、比抵抗が深さ方向に一定となる定抵抗領域を含んでおり、定抵抗領域の比抵抗は、第２抵抗層の比抵抗の最小値であってもよい。プレドリフト層を形成する工程では、第２抵抗層の一部に比抵抗が深さ方向に最小かつ深さ方向に一定である定抵抗領域を形成してもよい。定抵抗領域は、エピタキシャル法によって形成することができる。この場合、第２抵抗層は、エピタキシャル法によって形成することが好ましい。荷電粒子を照射する前の段階で、第２抵抗層の比抵抗分布（半導体基板の深さ方向の分布）は、極小値を有する分布であることが好ましく、ピークを有する曲線形状であることが特に好ましい。
　ライフタイム制御領域は、荷電粒子を照射することによって形成される結晶欠陥密度のピークを有している。第２抵抗層の深さ方向の比抵抗の最大値をＭＸとし、最小値をＭＮとした場合に、第２抵抗層の比抵抗がＭＮ＋（ＭＸ－ＭＮ）／２以下である低抵抗領域が、ライフタイム制御領域の少なくとも一部と重なっていることが好ましい。荷電粒子を照射する工程では、この結晶欠陥密度のピークが第２抵抗層に形成されるように荷電粒子を照射することが特に好ましい。すなわち、第２抵抗層に荷電粒子が停止するように、照射が行われることが好ましい。
　本願に係る半導体装置は、ドリフト層に荷電粒子を照射して、結晶欠陥密度が高いライフタイム制御領域を形成するものであればよい。例えば、ダイオード、ＩＧＢＴ、またはＩＧＢＴと還流ダイオードが同一半導体基板に形成されたＲＣ－ＩＧＢＴであってもよい。
　半導体装置がダイオードである場合には、半導体基板の裏面（ドリフト層の裏面側）に、ドリフト層よりも第１導電型の不純物濃度が高い第１導電型の半導体層が形成されている。この第１導電型の半導体層とボディ層は、ダイオードのカソード、アノードとして機能する。
　半導体装置がＩＧＢＴである場合には、半導体基板の裏面（ドリフト層の裏面側）にコレクタ層が形成されている。半導体基板の表面（ドリフト層の表面側）にボディ層が形成されている。ボディ層の表面の一部にエミッタ層が形成されている。ボディ層およびエミッタ層は半導体基板の表面に露出している。半導体基板の表面側に、エミッタ層とドリフト層とを隔離する部分のボディ層に接する絶縁ゲートが形成されている。
　半導体装置が、ＩＧＢＴと還流ダイオードが同一半導体基板に形成されたＲＣ－ＩＧＢＴである場合には、半導体基板の裏面（ドリフト層の裏面側）にコレクタ層またはカソード層が形成されている。半導体基板の表面（ドリフト層の表面側）にボディ層が形成されている。ボディ層の表面の一部にエミッタ層が形成されている。ボディ層およびエミッタ層は半導体基板の表面に露出している。半導体基板の表面側に、エミッタ層とドリフト層とを隔離する部分のボディ層に接するゲート電極が形成されている。ＲＣ－ＩＧＢＴは、ダイオード素子が形成されているダイオード領域とＩＧＢＴ素子が形成されているＩＧＢＴ領域が分離されている半導体装置であってもよい。また、半導体基板の表面側の構造が共通しており、裏面側の構造がコレクタ層またはカソード層であって、ダイオード素子とＩＧＢＴ素子が混在している半導体装置であってもよい。
（半導体装置）
　図１に示す半導体装置１０は、ＩＧＢＴと還流ダイオードが同一の半導体基板１００に形成されたＲＣ－ＩＧＢＴである。
　半導体装置１０は、半導体基板１００と、半導体基板１００の表面側に形成された絶縁ゲート１２０および表面絶縁膜１３１と、半導体基板１００の表面に接する表面電極１４１と、半導体基板１００の裏面に接する裏面電極１４２とを備えている。
　半導体基板１００は、ｎ型のドリフト層１１０とｐ型の低濃度ボディ層１０４を有している。ドリフト層１１０の裏面側には、ｎ＋型のカソード層１０１とｐ＋型のコレクタ層１０２が形成されている。カソード層１０１とコレクタ層１０２は、互いに隣接して半導体基板１００の裏面に露出しており、裏面電極１４２に接している。低濃度ボディ層１０４の表面側に、ｎ＋型のエミッタ層１０５およびｐ＋型の高濃度ボディ層１０６が形成されている。なお、「ｎ＋型」との表現は、カソード層１０１およびエミッタ層１０５のｎ型の不純物濃度がドリフト層１１０よりも高いことを示している。同様に、「ｐ＋型」との表現は、コレクタ層１０２および高濃度ボディ層１０６のｐ型の不純物濃度が低濃度ボディ層１０４よりも高いことを示している。絶縁ゲート１２０は、トレンチ１２１と、トレンチ１２１の内壁に形成されたゲート絶縁膜１２２と、ゲート絶縁膜１２２に覆われてトレンチ１２１内に充填されているゲート電極１２３とを備えている。絶縁ゲート１２０は、エミッタ層１０５とドリフト層１１０とを隔離する部分の低濃度ボディ層１０４に接している。エミッタ層１０５および高濃度ボディ層１０６は、表面電極１４１に接している。ゲート電極１２３は、表面絶縁膜１３１によって、表面電極１４１と隔離されている。
　ドリフト層１１０は、半導体基板１００の表面側から順に、第１ドリフト層１１１と、第２ドリフト層１１２と、第３ドリフト層１１３が積層されている。第２ドリフト層１１２には、ライフタイム制御領域１１５が形成されている。ライフタイム制御領域１１５は、半導体基板１００の深さ方向に変化するドリフト層１１０の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上の領域である。結晶欠陥密度のピークは第２ドリフト層１１２内に位置している。第１ドリフト層１１１の比抵抗をρ（１）とし、第２ドリフト層１１２の比抵抗をρ（２）とし、第３ドリフト層１１３の比抵抗をρ（３）とすると、ρ（１）、ρ（２）、ρ（３）は、ほぼ等しい（ρ（１）≒ρ（２）≒ρ（３））。ドリフト層１１０の比抵抗は、半導体基板１００の深さ方向に略一定である。なお、第３ドリフト層１１３の厚さは、第１ドリフト層１１１および第２ドリフト層１１２の厚さに比べて厚く、ライフタイム制御領域１１５の結晶欠陥密度のピークからドリフト層１１０の表面（ドリフト層１１０とボディ層１０４との界面）までの距離は、ライフタイム制御領域１１５の結晶欠陥密度のピークからドリフト層１１０の裏面（ドリフト層１１０と、カソード層１０１およびコレクタ層１０２との界面）までの距離よりも著しく短い。
　図２は、半導体装置１０のドリフト層１１０の比抵抗ρを示す図であって、結晶欠陥形成前のドリフト層（プレドリフト層）の比抵抗を併せて図示している。実線１１はドリフト層１１０の比抵抗ρとドリフト層１１０の深さＤとの関係を示しており、破線１２はプレドリフト層の比抵抗ρとプレドリフト層の深さＤとの関係を示している。参照番号１１１～１１３は、第１ドリフト層１１１、第２ドリフト層１１２、第３ドリフト層１１３の深さ方向の位置を示している。
　図２に示すように、プレドリフト層では、第１ドリフト層１１１に位置する層（第１プレドリフト層という）の比抵抗ρ（Ｐ１）および第３ドリフト層１１３に位置する層（第３プレドリフト層という）の比抵抗ρ（Ｐ３）は、略一定であり、第２ドリフト層１１２に位置する層（第２プレドリフト層という）の比抵抗ρ（Ｐ２）よりも高い。さらに、比抵抗ρ（Ｐ１）は、比抵抗ρ（Ｐ３）よりも高い（ρ（Ｐ１）＞ρ（Ｐ３）＞ρ（Ｐ２））。すなわち、第１プレドリフト層および第３プレドリフト層は、第１抵抗層に相当し、第２プレドリフト層は、第１抵抗層よりも比抵抗が低い第２抵抗層に相当する。第１プレドリフト層は、第３抵抗層に相当し、第３プレドリフト層は、第３抵抗層よりも比抵抗が低い第４抵抗層に相当する。なお、荷電粒子を照射する前の段階で、第２プレドリフト層の比抵抗分布は、破線１２に示すような極小値を有する分布であることが好ましく、ピークを有する曲線形状であることが特に好ましい。荷電粒子を照射することによって形成される結晶欠陥の密度分布は、半導体装置の深さ方向に極大値ピークを有する曲線形状である。第２プレドリフト層の比抵抗分布が極小値ピークを有する曲線形状であれば、結晶欠陥による第２プレドリフト層の比抵抗の減少を緩和する効果を効率よく得ることができ、第２ドリフト層の比抵抗の深さ方向の変化を小さくすることができる。
　荷電粒子が第３プレドリフト層を通過して第２プレドリフト層内に停止するように半導体基板の裏面側（第３プレドリフト層側）からプレドリフト層に荷電粒子を照射すると、第２プレドリフト層に結晶欠陥密度のピークが形成される。荷電粒子が通過した層（第３抵抗層）である第３プレドリフト層にも、低密度の結晶欠陥が形成される。一方、荷電粒子が到達しない第１プレドリフト層には結晶欠陥が形成されない。結晶欠陥密度は、破線１２を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、結晶欠陥を形成する前に比べて比抵抗が高くなる。結晶欠陥を形成することによって高くなる比抵抗Δρは、結晶欠陥密度分布と同様に、破線１２を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。
　図３は、従来の半導体装置のプレドリフト層とドリフト層の比抵抗ρの分布を図示している。従来の半導体装置と実施例１に係る半導体装置１０との相違点は、プレドリフト層およびドリフト層の比抵抗の深さ方向の分布のみであるので、従来の半導体装置の具体的構造についての説明を省略する。実線２１は従来のドリフト層の比抵抗ρと深さＤとの関係を示しており、破線２２は従来のプレドリフト層の比抵抗ρとプレドリフト層の深さＤとの関係を示している。破線２２に示すように、プレドリフト層の比抵抗が深さ方向に略一定である場合には、第２プレドリフト層の位置に結晶欠陥密度のピークを形成すると、ドリフト層の比抵抗は、実線２１に示すような深さ方向の分布を有するものとなる。
　ドリフト層の比抵抗が実線２１に示すような深さ方向の変化の大きい分布になると、ＩＧＢＴ動作時において、ドリフト層の実効的なキャリア密度が低下して、空乏層が拡がり易くなる。その結果、空乏層が裏面のコレクタ層まで達し易くなり、半導体装置の耐圧が低下し、リーク電流が増大する。耐圧低下を抑制する方法としては、半導体基板を厚くする方法とプレドリフト層全体の比抵抗を小さくする方法が挙げられる。しかしながら、半導体基板を厚くすると、半導体装置全体の抵抗が大きくなり、導通不良が起こり易くなる。プレドリフト層全体の比抵抗を小さくすると、ダイオードの特性ばらつきが大きくなる。
　これに対して、実施例１に係る半導体装置１０では、図２に示すように、プレドリフト層の比抵抗は、荷電粒子を照射することによって増加する比抵抗Δρを相殺するように分布している。このため、結晶欠陥を形成することによって得られるドリフト層１１０の比抵抗を深さ方向に略一定とすることができる。半導体装置１０では、従来の半導体装置と比較してドリフト層の比抵抗の深さ方向の変化が緩和されているため、ライフタイム制御領域を有する半導体装置において、耐圧の低下およびリーク電流の増大を抑制することと、半導体基板を薄くして導通不良を抑制することとを両立することができる。また、ダイオードを備えた半導体装置においては、ダイオードの特性ばらつきを抑制することができる。
（半導体装置の製造方法）
　半導体装置１０のドリフト層を製造する工程を一例を挙げて説明する。なお、半導体装置１０のその他の構成については説明を省略するが、従来公知の製造方法を用いて製造することが可能であることは当業者であれば理解できる。
　（プレドリフト層形成工程）
　図４～図６は、プレドリフト層５１０を形成する工程を示している。図４に示すように、第３プレドリフト層５１３として、ｎ型の半導体ウェハを準備する。図４に示すｎ型のウェハの厚さは、第３プレドリフト層５１３の厚さに略等しい。
　次に、図５に示すように、エピタキシャル法を用いて、第３プレドリフト層５１３の表面に、エピタキシャル層である第２プレドリフト層５１２を形成する。不純物濃度が高いほど、プレドリフト層の比抵抗は低くなるから、第２プレドリフト層５１２の不純物濃度を調整することによって、第２プレドリフト層５１２の比抵抗を調整できる。第２プレドリフト層５１２のｎ型の不純物濃度が、第３プレドリフト層５１３のｎ型の不純物濃度よりも高くなるように調整されたｎ型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第２プレドリフト層５１２を形成する。
　次に、図６に示すように、エピタキシャル法を用いて、第２プレドリフト層５１２の表面に、エピタキシャル層である第１プレドリフト層５１１を形成する。第１プレドリフト層５１１のｎ型の不純物濃度が、第２プレドリフト層５１２および第３プレドリフト層５１３のｎ型の不純物濃度よりも低くなるように調整されたｎ型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第１プレドリフト層５１１を形成する。その後、熱処理等のアニール処理を行って、ｎ型のドーパントを活性化させる。これによって、第１プレドリフト層５１１の比抵抗ρ（Ｐ１）、第２プレドリフト層５１２の比抵抗ρ（Ｐ２）、第３プレドリフト層５１３の比抵抗ρ（Ｐ３）について、ρ（Ｐ１）＞ρ（Ｐ３）＞ρ（Ｐ２）となるように調整されたプレドリフト層５１０を製造することができる。
　（荷電粒子照射工程）
　図７，８は荷電粒子を照射する工程を示している。図７は、プレドリフト層５１０を形成した後に、さらに、表面電極１４１および裏面電極１４２を除く半導体基板１００の表面側および裏面側の構造を形成した後の状態を示している。
　荷電粒子を照射する工程では、半導体基板１００の裏面側から荷電粒子を照射する。照射する荷電粒子は、特に限定されないが、ヘリウム（４Ｈｅ、３Ｈｅ）イオン、水素（１Ｈ、２Ｈ、３Ｈ）イオンが特に好ましい。半導体基板１００の裏面側から照射された荷電粒子は、第３プレドリフト層５１３を通過し、第２プレドリフト層５１２内に停止する。荷電粒子が停止する第２プレドリフト層５１２には、結晶欠陥密度のピークが形成され、高密度の結晶欠陥が形成される。荷電粒子が通過する第３プレドリフト層５１３にも、低密度の結晶欠陥が形成される。これによって、第１プレドリフト層５１１、第２プレドリフト層５１２、第３プレドリフト層５１３は、図１に示すように、それぞれ第１ドリフト層１１１、第２ドリフト層１１２、第３ドリフト層１１３となる。荷電粒子の照射によって第１プレドリフト層１１１に形成される結晶欠陥密度をＸ（１）とし、第２プレドリフト層１１２に形成される結晶欠陥密度をＸ（２）とし、第３プレドリフト層１１３に形成される結晶欠陥密度をＸ（３）とすると、Ｘ（２）＞Ｘ（３）＞Ｘ（１）である。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、荷電粒子の照射によるドリフト層の比抵抗の上昇が大きくなる。第１プレドリフト層５１１と第１ドリフト層１１１との比抵抗の差をΔρ（１）＝ρ（１）－ρ（Ｐ１）とし、第２プレドリフト層５１２と第２ドリフト層１１２との比抵抗の差をΔρ（２）＝ρ（２）－ρ（Ｐ２）とし、第３プレドリフト層５１３と第３ドリフト層１１３との比抵抗の差をΔρ（３）＝ρ（３）－ρ（Ｐ３）とすると、Δρ（１）＜Δρ（３）＜Δρ（２）である。ここで、各プレドリフト層の比抵抗について、ρ（Ｐ１）＞ρ（Ｐ３）＞ρ（Ｐ２）であるから、荷電粒子を照射した後に得られる各ドリフト層の比抵抗の差を小さくできる。本実施例では、荷電粒子を照射した後に、各ドリフト層の比抵抗が、ρ（１）≒ρ（２）≒ρ（３）となるように、各プレドリフト層の比抵抗ρ（Ｐ１）、ρ（Ｐ２）、ρ（Ｐ３）が予め調整されている。
　上記のとおり、本実施例に係る半導体装置の製造方法によれば、プレドリフト層５１０を形成する工程において、第３抵抗層である第１プレドリフト層５１１と、第４抵抗層である第３プレドリフト層５１３と、第２抵抗層である第２プレドリフト層５１２が形成される。その後に行う荷電粒子を照射する工程では、ライフタイム制御領域１１５の少なくとも一部が第２プレドリフト層５１２に含まれるように、プレドリフト層５１０に荷電粒子を照射する。荷電粒子は、第３プレドリフト層５１３を通過して、第２プレドリフト層５１２内に停止する。結晶欠陥は、第２プレドリフト層５１２内に高密度に形成され、第３プレドリフト層５１３内に低密度に形成される。結晶欠陥密度のピークは、荷電粒子が停止する第２プレドリフト層５１２内に位置する。第２プレドリフト層５１２の比抵抗は、第１プレドリフト層５１１および第３プレドリフト層５１３よりも低いので、結晶欠陥が高密度に形成されることによって、第２プレドリフト層５１２の比抵抗が高くなり過ぎることが防止できる。荷電粒子が通過する第３プレドリフト層５１３の比抵抗は、荷電粒子が通過しない第１プレドリフト層５１１の比抵抗よりも低いので、第３プレドリフト層５１３内に低密度に形成される結晶欠陥に起因して第３プレドリフト層５１３の比抵抗が高くなることが防止できる。本実施例によれば、従来と比較して、ドリフト層１１０の比抵抗の深さ方向の変化が緩和された半導体装置１０を容易に製造することができる。また、第２プレドリフト層５１２をエピタキシャル層として形成するため、第２プレドリフト層５１２中の非導電型不純物（例えば、炭素、酸素）は、低濃度かつばらつきが小さくなる。その結果、荷電粒子を照射することによってライフタイム制御領域１１５を形成した場合に、非導電型不純物に起因して形成される結晶欠陥のばらつきが小さくなり、半導体装置１０の特性ばらつきを小さくすることができる。また、半導体ウェハをもっとも厚い第３プレドリフト層５１３として利用できるので、半導体装置１０を薄くすることができるとともに、半導体装置１０の製造工程を簡略化することができる。半導体装置１０の材料コスト、製造コストを低減できる。
　（変形例）
　上記に説明した実施例において、第２プレドリフト層５１２は、比抵抗が一定である定抵抗領域を含むように形成されてもよい。すなわち、アニール処理前の段階では、プレドリフト層５１０は、図９の細い破線１３に示すような比抵抗の分布を有するものであってもよい。第２プレドリフト層５１２の比抵抗は、アニール処理前には、細い破線１３に示すように比抵抗が一定である定抵抗領域を含むものであってもよい。また、この場合、定抵抗領域の比抵抗は、第２プレドリフト層５１２の比抵抗の最小値であってもよい。なお、図９の細い破線１３に示す比抵抗分布を有するプレドリフト層５１０にアニール処理を行うと、図９の破線１２に示す曲線状の比抵抗分布を有するプレドリフト層５１０に変化する。上記で説明した、第２プレドリフト層５１２をエピタキシャル法で形成する方法では、細い破線１３のような比抵抗が一定である定抵抗領域を有する第２プレドリフト層５１２を容易に形成することが可能である。
　実施例２では、実施例１で説明した半導体装置１０のプレドリフト層形成工程について、他の一例を挙げて説明する。なお、実施例１と同様に、半導体装置１０のその他の構成については説明を省略するが、従来公知の製造方法を用いて製造することが可能であることは当業者であれば理解できる。また、荷電粒子照射工程は、実施例１と同様の工程であるので、説明を省略する。
　（プレドリフト層形成工程）
　図１０～図１２は、プレドリフト層６１０を形成する工程を示している。図１０に示すように、第３プレドリフト層６１３として、ｎ型の半導体ウェハを準備する。なお、図１０に示すｎ型の半導体ウェハの厚さは、プレドリフト層形成工程終了後の第３プレドリフト層６１３の厚さよりも厚い。
　次に、図１１に示すように、第３プレドリフト層６１３の表層に、ｎ型のドーパントを照射して、第３プレドリフト層６１３よりもｎ型の不純物濃度が高い、第２プレドリフト層６１２を形成する。第３プレドリフト層６１３の厚さは、第２プレドリフト６１２の厚さの分だけ薄くなる。
　次に、図１２に示すように、エピタキシャル法を用いて、第２プレドリフト層６１２の表面に、エピタキシャル層である第１プレドリフト層６１１を形成する。第１プレドリフト層６１１のｎ型の不純物濃度が、第２プレドリフト層６１２および第３プレドリフト層６１３のｎ型の不純物濃度よりも低くなるように調整されたｎ型のドーパントガスおよびシリコン成長ガスの存在下で、エピタキシャル法を行って、第１プレドリフト層６１１を形成する。その後、熱処理等のアニール処理を行って、ｎ型のドーパントを活性化させる。これによって、実施例１と同様に、第１プレドリフト層６１１の比抵抗ρ（Ｐ１）、第２プレドリフト層６１２の比抵抗ρ（Ｐ２）、第３プレドリフト層６１３の比抵抗ρ（Ｐ３）について、ρ（Ｐ１）＞ρ（Ｐ３）＞ρ（Ｐ２）となるように調整されたプレドリフト層６１０を製造することができる。実施例２では、第２プレドリフト層６１２をエピタキシャル層として形成しないため、実施例１で説明した方法よりも、材料コスト、製造コストをより低減することができる。その後、図７において、プレドリフト層５１０に代えてプレドリフト層６１０を用いて、実施例１と同様に、表面電極１４１および裏面電極１４２を除く半導体基板１００の表面側および裏面側の構造を形成し、荷電粒子照射工程を行う。これによって、半導体装置１０を製造することができる。
　実施例３では、半導体装置３０としてＩＧＢＴを例示し、半導体基板の表面側から荷電粒子を照射して結晶欠陥を形成する場合について説明する。図１３に示すように、半導体装置３０は、半導体基板３００と、半導体基板３００の表面側に形成された絶縁ゲート３２０および表面絶縁膜３３１と、半導体基板３００の表面に接する表面電極３４１と、半導体基板３００の裏面に接する裏面電極３４２とを備えている。半導体基板３００は、ｎ型のドリフト層３１０とｐ型の低濃度ボディ層３０４を有している。ドリフト層３１０の裏面側には、ｐ＋型のコレクタ層３０２が形成されている。コレクタ層３０２は、半導体基板３００の裏面に露出しており、裏面電極３４２に接している。
　ドリフト層３１０は、半導体基板３００の裏面側から順に、第１ドリフト層３１１と、第２ドリフト層３１２と、第３ドリフト層３１３が積層されている。第２ドリフト層３１２には、ライフタイム制御領域３１５が形成されている。ライフタイム制御領域３１５は、半導体基板３００の深さ方向に変化するドリフト層３１０の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上の領域である。結晶欠陥密度のピークは第２ドリフト層３１２内に位置している。第１ドリフト層３１１の比抵抗をρ（１）とし、第２ドリフト層３１２の比抵抗をρ（２）とし、第３ドリフト層３１３の比抵抗をρ（３）とすると、ρ（１）、ρ（２）、ρ（３）は、ほぼ等しい（ρ（１）≒ρ（２）≒ρ（３））。ドリフト層３１０の比抵抗は、半導体基板３００の深さ方向に略一定である。なお、第３ドリフト層３１３の厚さは、第１ドリフト層３１１および第２ドリフト層３１２の厚さに比べて厚く、ライフタイム制御領域１１５の結晶欠陥密度のピークからドリフト層３１０の裏面（ドリフト層３１０と、コレクタ層３０２との界面）までの距離は、ライフタイム制御領域３１５の結晶欠陥密度のピークからドリフト層３１０の表面（ドリフト層３１０とボディ層３０４との界面）までの距離よりも著しく短い。その他の構成については、図１に示す半導体装置１０と同様であるので、１００番台の参照番号を３００番台に読み替えることによって、説明を省略する。
　図１４は、半導体装置３０のドリフト層３１０の比抵抗ρを示す図であって、結晶欠陥形成前のドリフト層（プレドリフト層）の比抵抗を併せて図示している。実線３１はドリフト層３１０の比抵抗ρとドリフト層３１０の深さＤとの関係を示しており、破線３２はプレドリフト層の比抵抗ρとプレドリフト層の深さＤとの関係を示している。参照番号３１１～３１３は、第１ドリフト層３１１、第２ドリフト層３１２、第３ドリフト層３１３の深さ方向の位置を示している。
　図１４に示すように、プレドリフト層では、第１ドリフト層３１１に位置する層（第１プレドリフト層という）の比抵抗ρ（Ｐ１）および第３ドリフト層３１３に位置する層（第３プレドリフト層という）の比抵抗ρ（Ｐ３）は、略一定であり、第２ドリフト層３１２に位置する層（第２プレドリフト層という）の比抵抗ρ（Ｐ２）よりも高い。さらに、比抵抗ρ（Ｐ１）は、比抵抗ρ（Ｐ３）よりも高い（ρ（Ｐ１）＞ρ（Ｐ３）＞ρ（Ｐ２））。すなわち、第１プレドリフト層および第３プレドリフト層は、第１抵抗層に相当し、第２プレドリフト層は、第１抵抗層よりも比抵抗が低い第２抵抗層に相当する。第１プレドリフト層は、第３抵抗層に相当し、第３プレドリフト層は、第３抵抗層よりも比抵抗が低い第４抵抗層に相当する。
　荷電粒子が第３プレドリフト層を通過して第２プレドリフト層内に停止するように半導体基板の表面側（第３プレドリフト層側）からプレドリフト層に荷電粒子を照射すると、第２プレドリフト層に結晶欠陥密度のピークが形成される。荷電粒子が通過した層（第３抵抗層）である第３プレドリフト層にも、低密度の結晶欠陥が形成される。一方、荷電粒子が到達しない第１プレドリフト層には結晶欠陥が形成されない。結晶欠陥密度は、破線３２を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。荷電粒子の照射によって形成される結晶欠陥密度が高いほど、結晶欠陥を形成する前に比べて比抵抗が高くなる。結晶欠陥を形成することによって高くなる比抵抗Δρは、結晶欠陥密度分布と同様に、破線３２を上下に反転させたような形状に半導体基板の深さ方向に分布した状態となる。
　半導体装置３０の製造方法としては、実施例１，２で説明した製造方法を適用することができる。ｎ型の半導体ウェハを第３プレドリフト層として用いて、実施例１または２で説明した方法で第１プレドリフト層および第２プレドリフト層を形成し、半導体基板の表面側から荷電粒子を照射すれば、半導体装置３０を容易に製造することができる。
　なお、実施例で説明した製造方法では、半導体ウェハをドリフト層の一部として用いる場合を例示して説明したが、これに限定されない。例えば、半導体装置３０において、半導体ウェハをコレクタ層として用いて、ドリフト層をエピタキシャル法によって製造することもできる。また、実施例では、ＲＣ－ＩＧＢＴおよびＩＧＢＴを例示して説明したが、これに限定されない。例えば、半導体装置がダイオードである場合にも、実施例１～３の構成および製造方法を適用することができる。
　以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
 

Claims (6)

  1. 　半導体基板に形成された第１導電型のドリフト層と、
    　ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有しており、
    　ドリフト層は、ライフタイム制御領域を有しており、
    　ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上となる領域であり、第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層に荷電粒子を照射することによって形成され、
    　ライフタイム制御領域の少なくとも一部は、第２抵抗層の範囲内に形成される、半導体装置。
  2. 　第１抵抗層は、プレドリフト層に荷電粒子を照射する際に、荷電粒子が通過する第３抵抗層と、荷電粒子が通過しない第４抵抗層を備えており、
    　第３抵抗層は、第２抵抗層の表面又は裏面の一方側に配置され、第４抵抗層は、第２抵抗層の表面又は裏面の他方側に配置されており、
    　第３抵抗層の比抵抗は、第４抵抗層の比抵抗よりも低い、請求項１に記載の半導体装置。
  3. 　第２抵抗層は、エピタキシャル層である、請求項１または２に記載の半導体装置。
  4. 　半導体基板に形成された第１導電型のドリフト層と、
    　ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有しており、
    　ドリフト層は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上である、ライフタイム制御領域を有する半導体装置の製造方法であって、
    　ドリフト層を製造する工程は、
    　第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層を形成する工程と、
    　ライフタイム制御領域の少なくとも一部が第２抵抗層に含まれるように、プレドリフト層に荷電粒子を照射する工程とを含む、半導体装置の製造方法。
  5. 　第１抵抗層は、第３抵抗層と、第３抵抗層よりも比抵抗が低い第４抵抗層を有しており、
    　プレドリフト層を形成する工程では、第２抵抗層は、第３抵抗層と第４抵抗層との間に形成され、
    　荷電粒子を照射する工程では、荷電粒子は、第４抵抗層側からプレドリフト層に照射される、請求項４に記載の半導体装置の製造方法。
  6. 　第２抵抗層は、エピタキシャル法によって形成する、請求項４または５に記載の半導体装置の製造方法。
     
     
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