JP6787690B2 - 高速ダイオード及びその製造方法 - Google Patents
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Description
モータ駆動装置500は、ホールコンパレータ511と、ロジック部512と、ドライバ部513と、三角波発振器514と、PWMコンパレータ515と、回転速度検出部516とを集積化して成る半導体装置である。なお、モータ駆動装置500には、その駆動対象であるモータ502(たとえば、三相全波モータ)と、モータ502を構成する各相(U相、V相、W相)のコイルに各々付加されたホールセンサ503U、503V、503Wとが外部接続されている。
ロジック部512は、モータ502の各相駆動信号UH、UL、VH、VL、WH、WLを生成し、これをドライバ部513に送出する手段である。また、ロジック部512には、ホールコンパレータ511の各相出力信号に基づいて、回転速度信号RV(モータ502の回転速度を示す信号)を生成する機能や、PWMコンパレータ515で生成されるPWM信号に基づいて、モータ502の回転速度制御を行う機能が具備されている。
近年、電気自動車(EV:Electric Vehicle)、ハイブリッド電気自動車(HEV:Hybrid Electric Vehicle)の高出力化に伴い、各スイッチング素子は大電力下で用いられることが多く、たとえば数十A〜数百Aの電流能力が求められる。
一方、特にEVやHEVに用いられるモータを駆動するためのインバータ回路では、高い耐環境性と、高い耐振動性はもちろんのこと、大幅な小型化が求められるため、従来のようにチップ面積を単純に増大させることができないという事情がある。
さらに、このような薄型ウエハを用いたファーストリカバリーダイオードは、スイッチング時に生じる逆回復時間trrの短縮(即ち、trrの高速化)と、サージ電圧(スイッチング逆電圧Vr)に起因するスイッチングノイズの低減が、市場からの要求として高く、これらを満足するものが望まれている。
しかし、後者のサージ電圧Vrの低減に対しては、未だ十分な効果のある構成については実現されていないのが現状である。
空乏層が裏面に当たるが早いとサージの一因となるため薄チップだとサージが起こりやすくなる。(空乏層が裏面に当たるとキャリアの掃出しが早くなってしまう。)
そのため、上記のようにダイオードをEV、HEVのインバータ回路に適用する場合、600V〜1200V系の耐圧素子が要求される。この場合、ウエハ厚が150μm以下であると、空乏層に起因するサージ電圧が問題となる。また、600V耐圧を得るためには、50μm以上であることが望ましい。
また、この発明は、低電流時の電圧ノイズが低減された高速ダイオード(ファーストリカバリーダイオード)の製造方法を提供することを目的とする。
この発明の一実施形態に係る高速ダイオードでは、前記n型半導体層は、高濃度n型半導体基板と、前記高濃度n型半導体基板の上面にエピタキシャル成長により積層された低濃度n型半導体層とを含み、前記pn接合は、前記低濃度n型半導体層と前記p型半導体層との境界部において形成されていてもよい。
この発明の一実施形態に係る高速ダイオードの製造方法は、pn接合が形成された半導体ウエハを準備する工程と、前記pn接合が形成された位置上の半導体ウエハ表面から所定の加速電圧によって前記pn接合部に向けて電子線を照射する工程とを有し、前記電子線を照射する工程において、前記電子線の出力部と前記電子線の照射を受ける前記半導体ウエハ表面との間に所定のアブソーバを介在させ、前記電子線の照射を受ける前記半導体ウエハに対して、ウエハ上面からの距離が深くなるに従って相対線量が少なくなるように電子線を照射する工程、を含む。
また、この発明によれば、上記の高速ダイオードを製造するための簡易な製造方法を提供することができ、産業界の発展に寄与し得る。
図1は、本発明の一実施形態に係るpnダイオード1の模式的な平面図である。図2は、図1のII−II切断線における断面図である。
pnダイオード1は、たとえば、平面視正方形、平面視長方形のチップ状である。そのチップサイズは、たとえば、1.0mm×1.0mm〜20mm×20mmであってもよい。pnダイオード1は、アクティブ領域201と、アクティブ領域201を取り囲む外周領域202と、外周領域202を取り囲むスクライブ領域203とを含む。表面保護膜204(図1のハッチング部分)は、アクティブ領域201および外周領域202を覆う一方、スクライブ領域203を露出させるように形成されている。また、表面保護膜204には、後述するアノード電極11の一部をパッドとして露出させる開口205が形成されている。
アクティブ領域201において、半導体層2には、p型領域5が形成されている。p型領域5は、n−型領域4の表面部に選択的に形成された不純物拡散層であってもよい。これにより、半導体層2には、p型領域5とn−型領域4との間にpn接合が形成されている。
半導体層2の表面6には、フィールド絶縁膜7が形成されている。フィールド絶縁膜7は、p型領域5を選択的に露出させるコンタクト孔8を有している。p型領域5は、コンタクト孔8の内方領域全体に形成され、さらにコンタクト孔8の外側に跨るように延びている。これにより、p型領域5の周縁部9はフィールド絶縁膜7に覆われている。また、コンタクト孔8は、たとえば、その開口端から半導体層2の表面6に向かって径が狭まるテーパ状の側面を有していてもよい。
半導体層2の表面6上には、電極膜40が選択的に形成されている。電極膜40は、アノード電極11、フィールドプレート58およびEQR(EQui−potential Ring:等電位ポテンシャルリング)電極59を含む。
そして、表面保護膜204は、電極膜40を覆うように形成されている。
pnダイオード1の各部の詳細について以下に説明を加える。
半導体層2は、たとえば、Siを含む半導体材料からなり、具体的には、SiまたはSiCからなっていてもよい。
表面保護膜204は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
次に、この実施形態に係るpnダイオード1の製造方法について、その要所となる作製の仕方を説明する。
(1)半導体ウエハの準備
図3(A)に示すように、まず、pnダイオード1を作製するための半導体ウエハ20を準備する。半導体ウエハ20としては、たとえば、FZ法により製造されたn−型のシリコン単結晶の半導体ウエハが準備される。つまり、半導体ウエハ20が準備された段階では、その全体がn―型領域4となっている。
次に、半導体ウエハ20の表面側に、接着テープ等を介して支持基板(図示せず)を接合する。接着テープは、たとえば、PET製のテープ基材の両面に、加熱によって発泡することにより剥離可能な発泡テープ型シートよりなる発泡剤部と、UV光の照射で接着剤が硬化することにより剥離可能な耐熱性のあるUVテープ型シートよりなるUVテープ層が、それぞれ設けられた構成となっていてもよい。支持基板には、接着テープのUVテープ層が貼り付けられる。
次に、半導体ウエハ20の裏面に、例えばn型不純物であるリンなどを注入する。その後、半導体ウエハ20の裏面にたとえばレーザーを照射してアニールを行う。これにより、カソード層となるn+型領域3を形成する。
(2)電子線照射プロセス
図3(B)は、上記の準備した半導体ウエハ20(図3(A)を参照)に対して、電子線を照射するプロセスを図解的に示す図である。
この電子線照射時においては、電子線の加速電圧を低く設定し、かつ、電子線の出力部と半導体ウエハ20との間に、たとえばシリコンウエハにより構成されたアブソーバ30を挿入して、電子線照射を行う。
電子線照射により半導体ウエハ20内に進入した電子は、半導体ウエハ20内を一定の距離透過して、そのエネルギーを失うが、透過の際に半導体ウエハ20の結晶に欠陥を形成する。半導体ウエハ20に与えられる電子線の相対線量が、図4に示すように、半導体ウエハ20の上面からの距離が深くなるほど電子線の相対線量が少なくなるようにすれば、半導体ウエハ20の上面ほど多くの電子が進入し、半導体ウエハ20の上面からの距離が深くなるほど電子の進入が少なくなる。そして進入した電子により結晶構造が壊されて結晶欠陥が生じるから、半導体ウエハ20の中の結晶欠陥は、半導体ウエハ20の上面において出現頻度が大きく、半導体ウエハ20の上面から底面に向かうに従って次第に出現頻度が小さくなる構造が形成される。
図5は、pn接合が形成された半導体の低電流時の正孔濃度分布を示すグラフであり、縦軸は正孔濃度、横軸は半導体表面からの距離を表わしている。上述のように、図4に示す電子線相対線量で電子線照射を行った半導体は、図5の実線L1で示すように、半導体表面側の正孔が少なく、表面からの距離が離れると正孔が増加するという正孔濃度分布となる。
この実施形態にかかる半導体ウエハ20は、図4に示す相対線量の電子線照射を受けているため、低電流時の正孔濃度分布が、図4の実線L1で示す正孔濃度分布となる。
図6は、半導体層内(デバイス内)におけるキャリアの再結合時間の縦方向分布を示すグラフである。縦軸は正孔のライフタイム再結合時間を示しており、下から上に向かって再結合時間が遅くなる。また、横軸は表面からの距離(半導体層内での深さ)を示している。実線L1は、この実施形態にかかる半導体素子の特性であり、破線L2は電子線照射を行わなかった場合の特性であり、1点鎖線L3は均一な電子線照射を行った場合の特性を示している。
その結果、図7に示すように、スイッチング時の逆電圧Vrに起因する電圧ノイズを低減することができる。
図8において、縦軸は電圧変化、横軸は時間を示している。実線L1は、この実施形態にかかるpnダイオード1のスイッチング逆回復時間trrの波形であり、破線L2は、従来の高速ダイオードのtrrの波形であり、1点鎖線L3は、均一な電子線照射を行った場合の高速ダイオードのtrrの波形を示している。
図9に示すように、半導体層中に、出現頻度が変化する結晶欠陥を作っても、高速ダイオードにおける順電圧Vf特性は影響を受けることがないことが証明されている。
<パッケージの説明>
図10は、IGBTおよび前記pnダイオードを含む半導体パッケージの模式的な平面図である。図11は、図10のXI-XI切断線における断面図である。
半導体パッケージ81は、両面放熱タイプのパッケージであって、樹脂パッケージ82の上面および下面の両面から熱を逃がすことができる。
半導体パッケージ81は、下側ヒートスプレッダ83と、上側ヒートスプレッダ84と、下側ヒートスプレッダ83および上側ヒートスプレッダ84で挟まれたIGBT21およびpnダイオード1とを含む。IGBT21としては、一般的なものを使用できる。
<モジュールの説明>
次に、前述のpnダイオード1を用いたモジュールの構成について、その一例を示す。
この三相インバータ回路101は、三相ブラシレスモータ108(以下、「電動モータ」という)を駆動するための回路である。電動モータ108は、U相界磁巻線108UとV相界磁巻線108VとW相界磁巻線108Wを有するステータと、永久磁石が固定されたロータとを備えている。
第1外部配線161におけるU相用モジュール103の第1電源端子131寄りの部分と、第4外部配線164におけるU相用モジュール103の第2電源端子132寄りの部分との間に、コンデンサ191からなるスナバ回路が接続されている。
第2外部配線162とコンデンサ192との接続点を接続点A2とする。第2外部配線162における接続点A2と第1電源端子141との間部分にはインダクタンスL2bが寄生しており、残りの部分にはインダクタンスL2aが寄生している。第5外部配線165とコンデンサ192との接続点を接続点A5とする。第5外部配線165における接続点A5と第2電源端子142との間部分にはインダクタンスL5bが寄生しており、残りの部分にはインダクタンスL5aが寄生している。
第3外部配線162とコンデンサ192との接続点を接続点A3とする。第3外部配線163における接続点A3と第1電源端子151との間部分にはインダクタンスL3bが寄生しており、残りの部分にはインダクタンスL3aが寄生している。第6外部配線166とコンデンサ193との接続点を接続点A6とする。第6外部配線166における接続点A6と第2電源端子152との間部分にはインダクタンスL6bが寄生しており、残りの部分にはインダクタンスL6aが寄生している。コンデンサ(スナバ回路)191〜193は、サージ電圧を抑制するために設けられている。
U相用モジュール103は、放熱板121と、放熱板121に固定され、MOSFET111,112、各端子131〜139の基端等が固定された基板(図示略)と、放熱板121の一方の表面に固定され、基板を収容するケース122とを含む。ケース122は、平面視において略矩形に形成されている。モジュール103の出力端子133は、ケース122内において二股に分岐しており、2つの平板状の枝部を有している。各枝部の先端部133a,133bは、ケース122の上面を貫通して、ケース122の外側に露出している。これらの先端部133a,133bは、それぞれケース122上面の一端部の両側部において、ケース122の上面に沿った状態で配置されている。モジュール103の第1電源端子131および第2電源端子132は平板状であり、その先端部131a,132aは、ケース122の上面を貫通して、ケース122の外側に露出している。これらの先端部131a,132aは、それぞれケース122上面の他端部の両側部において、ケース122の上面に沿った状態で配置されている。
図14は、主として、モジュール102,103,104の電源端子131,132,141,142,151,152に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
スナバ回路191〜193が設けられていない場合には、MOSFET111に印加されるサージ電圧の発生原因となるインダクタンスLstは、第4外部配線164における第5配線165との接続点と電源106の負極端子との間のインダクタンス(L4aの一部)と、第1外部配線161のインダクタンス(L1a+L1b)と、接続金属部材171,172のインダクタンスL11,L12と、第4外部配線164における第5配線165との接続点と第2電源端子132との間部分のインダクタンス(L4aの一部とL4bとの和)と、接続金属部材173,174のインダクタンスL13,L14との和となる。
スナバ回路191〜193が設けられていない場合には、MOSFET114に印加されるサージ電圧の発生原因となるインダクタンスLstは、第1外部配線161における電源106の正極端子と第2配線162との接続点との間のインダクタンス(L1aの一部)と、接続金属部材177,178のインダクタンスL17,L18と、第5外部配線165のインダクタンス(L5a+L5b)と、第4外部配線164における第5外部配線165との接続点と電源106の負極端子との間部分のインダクタンス(L4aの一部)と、第2外部配線部材162のインダクタンス(L2a+L2b)と、接続金属部材175,176のインダクタンスL15,L16との和となる。
また、V相用モジュール104内のMOSFET113,114のいずれか一方がターンオフしたときに、当該MOSFETに印加されるサージ電圧の発生原因となるインダクタンスLsn(以下において、「LsnV」という場合がある)は、L2bとL15〜L18(V相用モジュール104内の内部インダクタンス)とL5bの和となる。
次に、ターンオフしたMOSFETに印加されるサージ電圧の発生原因となるインダクタンスLsnと、MOSFETのターンオフ時のスイッチング損失およびドレイン電流の変化率di/dtとの関係について説明する。
サンプルaでは、図14に示すように、各コンデンサ191〜193の両端は、対応するバスバー161a,164a,162,165,163,166における電源端子131,132,141,142,151,152側の一端(位置A)と電源端子131,132,141,142,151,152の外端に対応する位置(位置B)との間(A−B間)に接続されている。サンプルb〜gでは、各コンデンサ191〜193の両端は、対応するバスバー161a,164a,162,165,163,166における電源端子131,132,141,142,151,152の外端に対応する位置(位置B)よりも電源端子131,132,141,142,151,152から離れた位置に接続されている。
各サンプルa〜gについて、MOSFET111とMOSFET114とがオンされている状態からMOSFET111をターンオフさせ、ターンオフさせた際にMOSFET111に印加されるサージ電圧(Lsn・di/dt)が所定値となるようにゲート抵抗を調整した。サージ電圧が所定値となるようにゲート抵抗を調整した後において、MOSFET111とMOSFET114とがオンされている状態からMOSFET111をターンオフさせ、MOSFET111のターンオフ時のスイッチング損失(mJ)と、MOSFET111のドレイン電流の変化率di/dt(A/ns)とを測定した。この場合には、MOSFET111に印加されるサージ電圧の発生原因となるインダクタンスLsnは、LsnU(=L1b+L4b+L11+L12+L13+L14)となる。
ダイオードの動作条件が、diF/dt=2500A/μs以上の高速動作を求められる用途において特に有効である。これは、これ以下の応答速度ではキャリアの枯渇によるスイッチングノイズがそれほど大きな問題にならないことによる。
また、保証耐圧が600V以上のものに適用することにより、本発明のサージ電圧低減効果が特に有効である。
その他、この発明は、請求項記載の範囲内において種々の変更が可能である。
3 n+型領域
4 n―型領域
5 p+型領域
11 アノード電極
14 カソード電極
20 半導体ウエハ
30 アブソーバ
50 pn接合部
Claims (12)
- SiCからなるn型半導体層と、
前記n型半導体層の上に積層されたp型半導体層とを含み、
前記n型半導体層と前記p型半導体層との境界部においてpn接合が形成されており、
前記pn接合から前記n型半導体層の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されていることを特徴とする、高速ダイオード。 - 前記n型半導体層は、高濃度n型半導体基板と、前記高濃度n型半導体基板の上面にエピタキシャル成長により積層された低濃度n型半導体層とを含み、
前記pn接合は、前記低濃度n型半導体層と前記p型半導体層との境界部において形成され、
前記結晶欠陥の出現頻度は、前記低濃度n型半導体層において、前記pn接合から前記低濃度n型半導体層の底面に向かって小さくなっていることを特徴とする、請求項1記載の高速ダイオード。 - 前記高濃度n型半導体基板の下面には、カソード電極が接続されており、
前記p型半導体層の上面には、アノード電極が接続されていることを特徴とする、請求項2記載の高速ダイオード。 - 請求項1〜3のいずれかに記載の高速ダイオードの製造方法であって、
pn接合が形成されたSiCからなる半導体ウエハを準備する工程と、
前記pn接合が形成された位置上の半導体ウエハ表面から所定の加速電圧によって前記pn接合部に向けて電子線を照射する工程とを有し、
前記電子線を照射する工程において、前記電子線の出力部と前記電子線の照射を受ける前記半導体ウエハ表面との間に所定のアブソーバを介在させ、
前記電子線の照射を受ける前記半導体ウエハに対して、ウエハ上面からの距離が深くなるに従って相対線量が少なくなるように電子線を照射する工程、
を含むことを特徴とする、高速ダイオードの製造方法。 - 前記所定のアブソーバは、加工対象とは別の半導体ウエハであることを特徴とする、請求項4記載の高速ダイオードの製造方法。
- SiCからなり、アクティブ領域および外周領域を有するn型半導体層と、
前記n型半導体層の上に積層されたp型半導体層とを含み、
前記n型半導体層は、高濃度n型半導体基板と、前記高濃度n型半導体基板の上面にエピタキシャル成長により積層された低濃度n型半導体層とを有し、
前記低濃度n型半導体層と前記p型半導体層との境界部においてpn接合が形成されており、
前記アクティブ領域および前記外周領域において、前記pn接合から前記n型半導体層の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されていることを特徴とする、高速ダイオード。 - 前記pn接合は、前記アクティブ領域および前記外周領域のそれぞれの前記低濃度n型半導体層と前記p型半導体層との境界部において形成されていることを特徴とする、請求項6記載の高速ダイオード。
- 前記高濃度n型半導体基板の下面には、カソード電極が接続されており、
前記p型半導体層の上面には、アノード電極が接続されていることを特徴とする、請求項7記載の高速ダイオード。 - 前記n型半導体層の表面に形成され、前記p型半導体層を選択的に露出させるコンタクト孔を有するフィールド絶縁膜と、
前記フィールド絶縁膜の表面に形成された表面保護層とを有し、
前記アノード電極は、前記コンタクト孔内で前記p型半導体層に接続され、前記コンタクト孔から前記フィールド絶縁膜上に乗りあがり、前記フィールド絶縁膜を挟んで前記p型半導体層の周縁部に対向するオーバーラップ部を有していることを特徴とする、請求項8に記載の高速ダイオード。 - 動作時の順方向電流密度が1A/mm2以下となる正孔濃度分布を発現することを特徴とする、請求項6〜9のいずれかに記載の高速ダイオード。
- 前記n型半導体層に形成されたMOSFETを含み、
前記pn接合は、前記MOSFETのボディダイオードとして形成されていることを特徴とする、請求項6〜10のいずれかに記載の高速ダイオード。 - 前記n型半導体層は、SiC層であることを特徴とする、請求項6〜11のいずれかに記載の高速ダイオード。
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