JP7142606B2 - 半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置などの半導体装置に関する。
高耐圧を有する電力用半導体装置について様々な技術が提案されている。例えば特許文献１には、半導体基板の表面の終端部において複数のＰ層を配設することにより、半導体装置を高耐圧化する技術が提案されている。
特開２０１３－３８３２９号公報
しかしながら、特許文献１の技術では、リーク電流が比較的大きいことから、半導体装置のオフ状態の発熱が大きくなったり、エネルギーの損失も大きくなったりするという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置のリーク電流を低減可能な技術を提供する。
本発明に係る半導体装置は、セル部と、前記セル部を囲繞する終端部とが規定された表面を有し、第１導電型を有する半導体基板と、前記終端部のうち前記セル部と逆側の端部に、前記セル部を囲繞して配設された、前記半導体基板よりも不純物濃度が高い第１導電型を有する第１不純物層と、前記終端部のうち前記端部以外の部分に、互いに離間しつつ、前記セル部を囲繞して配設された、第２導電型を有する複数の第２不純物層と、前記終端部のうち前記複数の第２不純物層の間に配設された、前記第２不純物層よりも不純物濃度が低い第２導電型を有する１つ以上の第３不純物層と、前記終端部のうち最外周の前記第２不純物層と前記第１不純物層との間に、最外周の前記第２不純物層と接続されるが、前記第１不純物層と離間された状態で配設された、前記第２不純物層よりも不純物濃度が低い第２導電型を有する第４不純物層と、前記終端部の少なくとも一部上に配設された、前記第１不純物層上に第１開口部を有する絶縁膜と、前記絶縁膜上に配設され、前記第１開口部を介して前記第１不純物層と接続された電極と、半絶縁膜とを備え、前記第４不純物層の深さは、前記第２不純物層の深さよりも小さく、前記第４不純物層は、前記絶縁膜及び前記半絶縁膜の少なくともいずれか１つと接続されている。
本発明によれば、第４不純物層は、最外周の前記第２不純物層と接続されるが、前記第１不純物層と離間され、電極は、絶縁膜上に配設され、第１開口部を介して第１不純物層と接続されている。このような構成によれば、半導体装置のリーク電流を低減することができる。
関連半導体装置の構成を示す平面図である。 関連半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 耐圧クラスと距離との関係を示す図である。 実施の形態１に係る半導体装置のプロファイルを示す図である。 実施の形態１に係る半導体装置のプロファイルを示す図である。 耐圧と規格化された実効ドーズ量との相関関係を示す図である。 実施の形態１に係る半導体装置の製造方法の一例を示す図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の電界分布を示す図である。 実施の形態３の変形例に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。
＜関連半導体装置＞
まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する半導体装置（以下、「関連半導体装置」と記す）について説明する。以下、第１導電型はＮ型であり、第２導電型はＰ型である構成を例にして説明する。しかしながらこれに限ったものではなく、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
図１は関連半導体装置の構成を示す平面図であり、図２は、図１のＡ１－Ａ２線に沿った、当該構成を示す断面図である。
図１及び図２に示すように、半導体基板３は、セル部１と終端部２とが規定された表面を有している。セル部１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＳＢＤ（Schottky barrier diode）、ＰＮＤ（PN junction diode）などの半導体素子が配設される。なお、半導体素子の一例として、図２にはＩＧＢＴが示されている。
終端部２は、セル部１を囲繞する。この終端部２には、関連半導体装置の耐圧を保持する構造が配設される。
図２に示すように、関連半導体装置は、上記半導体基板３と、絶縁膜４と、Ｐ＋層５ａと、Ｐ＋＋層５ｂと、ゲート配線５ｃと、半絶縁膜７と、絶縁膜８と、複数のＰ層９と、１つ以上のＰ－層１０ａと、Ｐ－層１０ｂと、Ｎ＋＋層１１とを備える。なお、図２には、空乏層３１の境界が示されており、この境界に対して、セル部１側は高抵抗領域３２となり、Ｎ＋＋層１１側は低抵抗領域３３となる。
半導体基板３は、Ｎ－型、つまりＮ型を有する。なお、半導体基板３は、概ねＮ型を有していればよく、部分的にＰ型を有していてもよい。半導体基板３は、通常の半導体ウェハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。
Ｐ＋層５ａ及びＰ＋＋層５ｂは、半導体基板３のセル部１及び終端部２に跨って配設されている。ゲート配線５ｃは、絶縁膜４を介してＰ＋層５ａ上に配設されている。
第１不純物層であるＮ＋＋層１１は、半導体基板３の終端部２のうちセル部１と逆側の端部である外周部に、セル部１を囲繞して配設されている。Ｎ＋＋層１１は、Ｎ型を有しており、半導体基板３よりもＮ型の不純物濃度が高くなっている。
複数の第２不純物層である複数のＰ層９は、終端部２のうち外周部以外の部分に、互いに離間しつつ、セル部１を囲繞して配設されている。複数のＰ層９は、例えば一定のピッチで配設される。なお、セル部１側のＰ層９のセル部１側の部分は、Ｐ＋層５ａと重なっており、セル部１側のＰ層９の範囲は、他のＰ層９の範囲よりも大きくなっている。
１つ以上の第３不純物層である１つ以上のＰ－層１０ａは、終端部２のうち複数のＰ層９の間に配設されている。Ｐ－層１０ａは、互いに隣り合うＰ層９の間の一部分に配設されてもよいし、互いに隣り合うＰ層９の間の全部分に配設されてもよいし、セル部１を囲繞して配設されてもよい。Ｐ－層１０ａは、Ｐ型を有しており、Ｐ層９よりもＰ型の不純物濃度が低くなっている。また、Ｐ－層１０ａの深さは、Ｐ層９の深さよりも小さくなっている。
Ｐ－層１０ｂは、終端部２のうち最外周のＰ層９とＮ＋＋層１１との間の全部に配設されており、最外周のＰ層９と接続され、かつＮ＋＋層１１と接続された状態で配設されている。Ｐ－層１０ｂは、セル部１を囲繞して配設されてもよい。Ｐ－層１０ｂは、Ｐ型を有しており、Ｐ層９よりもＰ型の不純物濃度が低くなっている。また、Ｐ－層１０ｂの深さは、Ｐ層９の深さよりも小さくなっている。
絶縁膜４は、終端部２の少なくとも一部上に配設されており、Ｎ＋＋層１１上に第１開口部４ａを有している。半絶縁膜７は、絶縁膜４上に配設され、第１開口部４ａを介してＮ＋＋層１１と接続されている。絶縁膜８は、半絶縁膜７を覆って配設されている。
ここで、Ｐ－層１０ａ，１０ｂを備えない半導体装置では、絶縁膜４中に存在する電荷によって、絶縁膜４と接する半導体基板３の最表面の不純物濃度が高くなる。この結果、耐圧保持する際の空乏層の伸びが阻害され、耐圧が低下する。
これに対して、関連半導体装置では、Ｐ－層１０ａ，１０ｂによって、絶縁膜４と接する半導体基板３の最表面の不純物濃度が高くなることを抑制することができる。このため、耐圧保持する際の空乏層３１を伸ばすことができ、例えば６５００Ｖの高耐圧クラスの半導体装置を実現することができる。
次に、関連半導体装置の問題点について説明する。関連半導体装置のモードが耐圧モードであるとき、半導体基板３内部の空乏層３１がセル部１の表面から半導体基板３の端に向かって広がるが、空乏層３１が端に到達するとリーク電流が急増してしまう。このため関連半導体装置では、半導体基板３のサイズを十分大きくしておくことにより、空乏層３１が半導体基板３の端まで伸びないようにしている。この結果、終端部２の外周部などが、空乏層３１とならない低抵抗領域３３となる。
しかしながら、関連半導体装置では、Ｐ－層１０ｂは、終端部２のうち最外周のＰ層９とＮ＋＋層１１との間の全部に配設されているため、関連半導体装置のモードが耐圧モードであるときに、Ｐ－層１０ｂと低抵抗領域３３とが接触することがある。Ｐ－層１０ｂと低抵抗領域３３とが接触すると、半導体基板３の裏面から、低抵抗領域３３、Ｐ－層１０ｂ、Ｐ層９、及び、Ｐ－層１０ａなどを経由して、セル部１に達するリーク電流の経路（図２の破線矢印）が生じる。
この結果、関連半導体装置では、リーク電流が大きくなることにより、関連半導体装置のオフ状態の発熱が大きくなったり、エネルギーの損失も大きくなったりするという問題があった。これに対して、以下で説明する実施の形態に係る半導体装置によれば、このような問題を解決することが可能となっている。
＜実施の形態１＞
図３は、本発明の実施の形態１に係る半導体装置の構成を示す断面図であり、図２の断面図に対応する図である。以下、本実施の形態１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
図３に示すように、本実施の形態１では、第４不純物層であるＰ－層１０ｂは、終端部２のうち最外周のＰ層９とＮ＋＋層１１との間に、最外周のＰ層９と接続されるが、Ｎ＋＋層１１と離間された状態で配設されている。つまり、Ｐ－層１０ｂとＮ＋＋層１１との間には半導体基板３が有するＮ－型の部分が挟まれている。なお、Ｐ－層１０ｂのＮ＋＋層１１側の端は、耐圧モードのときの低抵抗領域３３と十分離間されるように、Ｐ－層１０ｂは設計される。また、本実施の形態１に係る半導体装置は電極６をさらに備えている。この電極６は、絶縁膜４上に配設され、第１開口部４ａを介してＮ＋＋層１１と接続されている。
以上のような本実施の形態１によれば、Ｐ－層１０ｂはＮ＋＋層１１と離間されるように構成されている。このため、半導体装置のモードが耐圧モードであるときに、Ｐ－層１０ｂと低抵抗領域３３とが接触することが抑制されるので、リーク経路の形成を抑制することができ、その結果として、半導体装置のリーク電流を低減することができる。
また、外部電荷が、Ｐ－層１０ｂが形成されていない部分に影響を与える対策として、本実施の形態１では、Ｐ－層１０ｂが形成されていない部分上に絶縁膜４を介して配設された電極６を備える。この電極６は、Ｎ＋＋層１１とチップの端で接続されているので、電源電圧と同電位を取ることができる。これによって生じる電極６のシールド効果により、半導体基板３外部の外部電荷の影響を抑制することができる。
ここで、本実施の形態１では、最外周のＰ層９の電極６側の端と、電極６のセル部１側の端との間の距離Ｗ１は、５μｍ以上である。このような構成によれば、空乏層３１が電極６のセル部１側の端まで伸びる場合に生じる、電極６直下の電界集中を抑制することができる。なお、距離Ｗ１の最小値は図４に示すように耐圧クラスによって変更してもよい。
図５は、本実施の形態１に係るＰ層９及びＰ－層１０ａ，１０ｂのプロファイルを示す図であり、図６は、図５の一部を拡大した図である。図５及び図６において、丸印はＰ層９のプロファイルを示し、太実線は濃度が高いＰ－層１０ａ，１０ｂのプロファイルを示し、細破線は濃度が真ん中であるＰ－層１０ａ，１０ｂのプロファイルを示し、細実線は濃度が低いＰ－層１０ａ，１０ｂのプロファイルを示す。
本実施の形態１では、Ｐ－層１０ａ，１０ｂのＰ型のピークの不純物濃度が、Ｐ層９のＰ型のピークの不純物濃度の０．００１倍以上０．１倍以下であり、Ｐ－層１０ａ，１０ｂの深さは０．５μｍ以下である。Ｐ－層１０ａ，１０ｂのピークの不純物濃度及び深さが上記を満たす場合には、Ｐ－層１０ａ，１０ｂの形成に必要な実効注入量の増加、耐圧低下などの耐圧における悪影響、Ｐ層９形成のプロセスマージン減少、などを低減することができる。
図７は、耐圧と規格化された実効ドーズ量との相関関係を示す図である。規格化された実効ドーズ量とは、Ｐ層９の実効ドーズ量＞＞Ｐ－層１０ａ，１０ｂの実効ドーズ量が成り立つ条件下で、Ｐ層９の実効ドーズ量とＰ－層１０ａ，１０ｂの実効ドーズ量との和を最適ドーズ量で割った値である。ここで本実施の形態１では、上述したように、Ｐ－層１０ａ，１０ｂの実効ドーズ量（Ｐ型不純物量）は、Ｐ層９の実効ドーズ量（Ｐ型不純物量）よりも遥かに小さい。このため、Ｐ－層１０ａ，１０ｂの実効ドーズ量を実質的に考慮せずに、Ｐ層９の実効ドーズ量＝最適ドーズ量が成り立つように、これらの実効ドーズ量を設定することができる。
＜製造方法＞
Ｐ－層１０ａ，１０ｂの形成には、例えば、５０ｋｅＶ以下のＲＴＰ（Rapid Thermal Process）を用いた低エネルギー注入、ガスドーピング、及び、液処理などが用いられる。図８に示すように各形成方法にはメリット及びデメリットがあるから、半導体装置のスペック、製造フロー、及び、製造環境などを考慮して、いずれかの形成方法を選ぶことが好ましい。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、１つ以上のＰ－層１０ａと、Ｎ＋＋層１１から離間されたＰ－層１０ｂと、絶縁膜４上に配設された電極６とを備える。このような構成によれば、半導体装置の耐圧を高めることができ、かつ、リーク電流を低減することができる。
また、最外周のＰ層９の電極６側の端と、電極６のセル部１側の端との間の距離Ｗ１は、５μｍ以上である。このような構成によれば、空乏層３１が電極６周辺まで伸びる場合に生じる、電極６直下の電界集中を抑制することができる。
＜実施の形態２＞
図９は、本発明の実施の形態２に係る半導体装置の構成を示す断面図であり、図２の断面図に対応する図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
図９の本実施の形態２に係る半導体装置の構成は、図３の実施の形態１に係る半導体装置の構成に、高濃度の多結晶半導体膜１２を追加した構成と同様である。なお、多結晶半導体膜１２の濃度の範囲は、例えば１Ｅ１９～１Ｅ２１ｃｍ－３である。
多結晶半導体膜１２は、第１開口部４ａ周辺の絶縁膜４上に配設されている。電極６は、絶縁膜４及び多結晶半導体膜１２上に配設され、多結晶半導体膜１２と接続されている。最外周のＰ層９の多結晶半導体膜１２側の端と、多結晶半導体膜１２のセル部１側の端との間の距離Ｗ１は５μｍ以上である。
＜実施の形態２のまとめ＞
以上のような本実施の形態２に係る半導体装置によれば、実施の形態１と同じ構成要素を備えるので実施の形態１と同様に、半導体装置の耐圧を高めることができ、かつ、リーク電流を低減することができる。
また本実施の形態２によれば、多結晶半導体膜１２が、絶縁膜４を介して、多結晶半導体膜１２近傍の半導体基板３の表面にＮ型の蓄積層を生成するため、表面における空乏層の不要な伸びを止めることができる。このため、終端部２の幅を縮小することができる。この結果、半導体基板３の面積を縮小することができるので、チップコストの低減及び電流密度増加が可能となる。
また、最外周のＰ層９の電極６側の端と、多結晶半導体膜１２のセル部１側の端との間の距離Ｗ１は、５μｍ以上である。このような構成によれば、空乏層３１が多結晶半導体膜１２周辺まで伸びる場合に生じる、多結晶半導体膜１２直下の電界集中を抑制することができる。
＜実施の形態３＞
図１０は、本発明の実施の形態３に係る半導体装置の構成を示す断面図であり、図２の断面図に対応する図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
本実施の形態３では、絶縁膜４は、第１開口部４ａを有するだけでなく、実施の形態１と異なり複数のＰ層９上に１つの第２開口部４ｂを有している。そして、半絶縁膜７は、第２開口部４ｂを介して、複数のＰ層９と接続されている。
ここで、実施の形態１に係る半導体装置（図３）のように、Ｐ層９上に絶縁膜４が存在する構成では、連続的な電圧印加中にホットエレクトロンが絶縁膜４に注入されて、絶縁膜４がチャージアップする場合があり、そのような場合には耐圧劣化を招く恐れがある。
図１１は、上述した実施の形態１に係る半導体装置（図３）の半導体基板３表面の電界分布を示す図である。なお、図１１の横軸は、図３のＢ１－Ｂ２線に沿った位置を示す。図１１の実線は、絶縁膜４がチャージアップする前の電界分布を示し、破線は、絶縁膜４がチャージアップした後の電界分布を示す。
半導体装置に電圧が印加されると、図３の破線の丸印、及び、図１１の実線に示すように、電界がＰ－層１０ａ，１０ｂのセル部１側の端に集中する。この場合に、高電界によって加速されたホットエレクトロンが、トンネル現象によって絶縁膜４に注入されて蓄積されると、チャージアップした絶縁膜４が、半導体基板３内部の電界分布に影響を与える。この結果、図１１の破線に示すように、電界が局所的に集中して、アバランシェ破壊、ひいては耐圧劣化を引き起こす可能性がある。なお図１１では電界の集中が、セル部１側にシフトしているが、これとは異なり、終端部２側にシフトする場合もある。
これに対して本実施の形態３に係る半導体装置では、Ｐ層９上には絶縁膜４ではなく半絶縁膜７が配設されているため、上記のような耐圧劣化を抑制することができる。
また本実施の形態３では、第２開口部４ｂのセル部１側の端と、１つ以上のＰ－層１０ａのうちセル部１側のＰ－層１０ａのセル部１側の端との間の距離Ｗ２は、０より大きくなっている。このような構成によれば、耐圧劣化をさらに抑制することができる。
＜実施の形態３のまとめ＞
以上のような本実施の形態３に係る半導体装置によれば、実施の形態１と同じ構成要素を備えるので実施の形態１と同様に、半導体装置の耐圧を高めることができ、かつ、リーク電流を低減することができる。
また本実施の形態３によれば、半絶縁膜７は、第２開口部４ｂを介して、複数のＰ層９と接続されているので、ホットエレクトロンの注入による耐圧劣化を抑制することができる。
また本実施の形態３によれば、第２開口部４ｂのセル部１側の端と、１つ以上のＰ－層１０ａのうちセル部１側のＰ－層１０ａのセル部１側の端との間の距離Ｗ２は、０より大きいので、耐圧劣化をさらに抑制することができる。
＜実施の形態３の変形例＞
実施の形態３では、絶縁膜４は、複数のＰ層９上に１つ第２開口部４ｂを有していた。しかしながら、絶縁膜４は、これに限ったものではなく、図１２に示すように、複数のＰ層９上に複数の第２開口部４ｂをそれぞれ有していてもよい。具体的には、複数の第２開口部４ｂが、ホットエレクトロンが注入される、Ｐ－層１０ａ，１０ｂのセル部１側の端上に設けられてもよい。そして、半絶縁膜７が、複数の第２開口部４ｂを介して、複数のＰ層９と接続されてもよい。この場合でも、実施の形態３と同様にホットエレクトロンの注入による耐圧劣化を抑制することができる。
＜実施の形態４＞
図１３は、本発明の実施の形態４に係る半導体装置の構成を示す断面図であり、図２の断面図に対応する図である。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
本実施の形態４に係る半導体装置の構成は、実施の形態２に係る半導体装置の構成と、実施の形態３に係る半導体装置の構成とを組み合わせた構成と同様である。すなわち、本実施の形態４では、多結晶半導体膜１２は、第１開口部４ａ周辺の絶縁膜４上に配設され、電極６は、絶縁膜４及び多結晶半導体膜１２上に配設され、多結晶半導体膜１２と接続されている。また、絶縁膜４は、複数のＰ層９上に第２開口部４ｂを有し、半絶縁膜７は、第２開口部４ｂを介して、複数のＰ層９と接続されている。
このような本実施の形態４に係る半導体装置によれば、実施の形態２に係る半導体装置の効果と、実施の形態３に係る半導体装置の効果とを得ることができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ セル部、２ 終端部、３ 半導体基板、４ 絶縁膜、４ａ 第１開口部、４ｂ 第２開口部、６ 電極、７ 半絶縁膜、９ Ｐ層、１０ａ，１０ｂ Ｐ－層、１１ Ｎ＋＋層、１２ 多結晶半導体膜。

Claims (8)

  1. セル部と、前記セル部を囲繞する終端部とが規定された表面を有し、第１導電型を有する半導体基板と、
    前記終端部のうち前記セル部と逆側の端部に、前記セル部を囲繞して配設された、前記半導体基板よりも不純物濃度が高い第１導電型を有する第１不純物層と、
    前記終端部のうち前記端部以外の部分に、互いに離間しつつ、前記セル部を囲繞して配設された、第２導電型を有する複数の第２不純物層と、
    前記終端部のうち前記複数の第２不純物層の間に配設された、前記第２不純物層よりも不純物濃度が低い第２導電型を有する１つ以上の第３不純物層と、
    前記終端部のうち最外周の前記第２不純物層と前記第１不純物層との間に、最外周の前記第２不純物層と接続されるが、前記第１不純物層と離間された状態で配設された、前記第２不純物層よりも不純物濃度が低い第２導電型を有する第４不純物層と、
    前記終端部の少なくとも一部上に配設された、前記第１不純物層上に第１開口部を有する絶縁膜と、
    前記絶縁膜上に配設され、前記第１開口部を介して前記第１不純物層と接続された電極と、
    半絶縁膜と
    を備え、
    前記第４不純物層の深さは、前記第２不純物層の深さよりも小さく、前記第４不純物層は、前記絶縁膜及び前記半絶縁膜の少なくともいずれか１つと接続されている、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１開口部周辺の前記絶縁膜上に配設された多結晶半導体膜をさらに備え、
    前記電極は、前記多結晶半導体膜と接続されている、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記１つ以上の第３不純物層及び前記第４不純物層の第２導電型のピークの不純物濃度が、前記第２不純物層の第２導電型のピークの不純物濃度の０．００１倍以上０．１倍以下である、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記１つ以上の第３不純物層及び前記第４不純物層の深さは、０．５μｍ以下である、半導体装置。
  5. 請求項１に記載の半導体装置であって、
    最外周の前記第２不純物層の前記電極側の端と、前記電極の前記セル部側の端との間の距離は、５μｍ以上である、半導体装置。
  6. 請求項２に記載の半導体装置であって、
    最外周の前記第２不純物層の前記多結晶半導体膜側の端と、前記多結晶半導体膜の前記セル部側の端との間の距離は、５μｍ以上である、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
    前記絶縁膜は、前記複数の第２不純物層上に第２開口部をさらに有し、
    前記半絶縁膜は、前記第２開口部を介して前記複数の第２不純物層と接続されている、半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記第２開口部の前記セル部側の端と、前記１つ以上の第３不純物層のうち前記セル部側の第３不純物層の前記セル部側の端との間の距離は、０より大きい、半導体装置。
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